可切換式TAM結(jié)構(gòu)的SoC測(cè)試調(diào)度

1、可切換式TAM結(jié)構(gòu)的SoC測(cè)試調(diào)度謝元斌 李琳 潘偉濤陜西西安電子科技大學(xué)微電子學(xué)院，陜西西安 （710071）E-mail：ybxie_xdTel: 要：TAM的結(jié)構(gòu)有多種，但在這些TAM結(jié)構(gòu)中，被測(cè)IP核都是固定地連接在某些TAM總線上。本文提出一種基于總線的可切換式TAM結(jié)構(gòu)，在這種結(jié)構(gòu)中，某些IP核通過切換電路掛接在多組TAM上，可以使用多組TAM來完成對(duì)一個(gè)IP核的測(cè)試，減少空閑時(shí)間，縮短測(cè)試用時(shí)。本文采用0-1規(guī)劃和一種啟發(fā)性算法來完成在這種TAM結(jié)構(gòu)下的SoC測(cè)試調(diào)度，對(duì)ITC2002基準(zhǔn)電路的實(shí)驗(yàn)結(jié)果表明該方法得出的測(cè)試用時(shí)較小，優(yōu)于其它一些測(cè)試調(diào)度方

2、法。關(guān)鍵詞：片上系統(tǒng)，測(cè)試訪問機(jī)制，測(cè)試調(diào)度，測(cè)試用時(shí)，0-1規(guī)劃。1. 引 言SoC已成為集成電路技術(shù)發(fā)展的主流，它把多個(gè)來自不同廠商的IP核以及一些UDL集成到了同一塊芯片上。這種方法極大地提高了集成電路的功能以及其開發(fā)速度，然而卻給測(cè)試帶來了極大的困難。圖1 有大量空閑時(shí)間的SoC測(cè)試調(diào)度TAM（Test Access Mechanism）是用來傳送測(cè)試激勵(lì)和接收測(cè)試響應(yīng)的傳輸機(jī)制1。TAM有多種體系結(jié)構(gòu)，有Varma和Bhatia提出的基于總線的TAM結(jié)構(gòu)2；Aerts和Marinissen提出的multiplexing結(jié)構(gòu)，daisy-chain結(jié)構(gòu)，distribution結(jié)構(gòu)3；

3、Harrod提出的系統(tǒng)總線重用結(jié)構(gòu)4；Marinissen提出的TestRail結(jié)構(gòu)5。Wrapper是被測(cè)IP核和TAM之間的接口，TAM傳送的測(cè)試激勵(lì)通過Wrapper施加在IP核上，IP核產(chǎn)生的測(cè)試響應(yīng)也通過Wrapper傳輸給TAM。除此之外，其他研究人員也提出了不少測(cè)試調(diào)度方法。然而這些測(cè)試調(diào)度方法中，被測(cè)IP核的wrapper都是固定連接在某一組TAM測(cè)試位寬上，從測(cè)試開始到測(cè)試結(jié)束，都是使用一組特定的TAM測(cè)試位寬來完成對(duì)一個(gè)IP核的測(cè)試，這就會(huì)導(dǎo)致在測(cè)試時(shí)，某些已完成測(cè)試任務(wù)的TAM位寬，在SoC測(cè)試結(jié)束前一直處于空閑狀態(tài)，導(dǎo)致了測(cè)試資源浪費(fèi)。如圖1所示，有編號(hào)的矩形代表被測(cè)試

4、的IP核，矩形的高和長(zhǎng)分別代表該IP核占用的TAM位寬數(shù)和測(cè)試用時(shí)。對(duì)整個(gè)SoC的測(cè)試在核7測(cè)試結(jié)束時(shí)結(jié)束。圖中的陰影部分表示整個(gè)SoC測(cè)試過程中的空閑時(shí)間。本文提出一種可切換式測(cè)試方法，可以把還沒測(cè)試的IP核切換到已空閑的TAM上測(cè)試，以減小空閑時(shí)間。2. 關(guān)鍵思想本文提出的測(cè)試調(diào)度算法分為兩步，第一步是排序，第二步是選取合適的IP核采用切換方式進(jìn)行測(cè)試。如圖2所示，整個(gè)SoC有6個(gè)IP核需要測(cè)試，每一個(gè)IP核的測(cè)試情況用圖2 切換式調(diào)度方法的算法思想（a）（b）（c）一個(gè)矩形表示，矩形的高表示該IP核占用的位寬數(shù)，矩形的長(zhǎng)表示該核的測(cè)試用時(shí)，它和滿足一函數(shù)關(guān)系，記為。第一步將這6個(gè)IP核排

5、序，在排序的過程中要對(duì)TAM分組，并把每個(gè)IP核安排在合適的TAM組測(cè)試，排序的結(jié)果要求：1），2），3）使的值最小。第二步選取合適的IP核進(jìn)行切換，考慮相鄰兩組TAM，和，由于有和，則可選取上的某些IP核分成兩段測(cè)試，一段仍使用測(cè)試，另一段使用的空閑時(shí)間測(cè)試。如圖2中的（c）所示，C核和E核被分成了兩段測(cè)試，這樣減小了空閑時(shí)間，縮短了測(cè)試用時(shí)。在電路結(jié)構(gòu)上，只要使用少量的二選一多路選擇器則可實(shí)現(xiàn)IP核在不同的TAM之間切換。3. 測(cè)試調(diào)度3.1 排序本文將采用0-1規(guī)劃的方法對(duì)被測(cè)IP核排序。Iyengar采用了整型規(guī)劃的方法來解決固定TAM位寬下的測(cè)試調(diào)度問題6，他的目標(biāo)僅僅是使測(cè)試用時(shí)最

6、小，而本文的目標(biāo)不僅要使測(cè)試用時(shí)最小，還要滿足前文提出的排序方式。其一些參數(shù)設(shè)計(jì)簡(jiǎn)潔合理，本文選用了部分參數(shù)，如下： ，TAM的總位寬數(shù)。 ，TAM分組的個(gè)數(shù)。 ，每組TAM的位寬數(shù)，并且按升序排列，即，同時(shí)滿足。 ，SoC中被測(cè)試IP核的個(gè)數(shù)。 ，第個(gè)核的測(cè)試向量個(gè)數(shù)。 ，當(dāng)?shù)趥€(gè)核掛接在第組TAM位寬時(shí)；其它情況下。 ，第個(gè)核使用第組TAM位寬測(cè)試所需要的測(cè)試用時(shí)，單位是測(cè)試時(shí)鐘周期數(shù)，。，的值是已知并確定的。假定和的值已確定，以為變量，建立0-1規(guī)劃模型如下：求解這個(gè)0-1規(guī)劃就能得到排序方式。對(duì)于值的確定，我們將直接指定一個(gè)值，如，則說明TAM將被分成3組，在排序的過程中該值恒定不變。對(duì)

7、于值的確定，我們采用枚舉方法，不同的枚舉組合用集合表示，。對(duì)于每一種組合都有一個(gè)總測(cè)試用時(shí)。的值取使最小的那一組值。圖3是在時(shí)的排序過程，其中行1到行2是枚舉所有滿足條件的TAM的組合情況，行3到行4是求解0-1規(guī)劃，行5是取最優(yōu)值做為排序結(jié)果。3.2 切換需要用到的參數(shù)定義如下： ，當(dāng)?shù)趥€(gè)核直接掛接或通過切換電路掛接在第組TAM位寬時(shí)；其它情況下。 ，當(dāng)?shù)趥€(gè)核只接在一組TAM位寬上時(shí)；當(dāng)?shù)趥€(gè)核通過切換電路掛接在多組TAM位寬時(shí)。 ，第個(gè)核使用第組TAM位寬的測(cè)試用時(shí)，單位是測(cè)試時(shí)鐘周期數(shù)，滿足?？紤]兩組相鄰的TAM位寬和，的位寬數(shù)是，的位寬數(shù)是，按照排序方法求解出來的結(jié)果必然滿足和，相對(duì)于的

8、空閑時(shí)間是。為了填補(bǔ)這些空閑時(shí)間，挑選上的一些核，把它們分成兩段測(cè)試，一段仍用測(cè)試，另一段用測(cè)試。圖3 B=3時(shí)的排序圖4 可切換IP核的選取圖4是確定要分成多段測(cè)試的IP核的算法。第1行是一個(gè)循環(huán)，到第16行結(jié)束，每做一次循環(huán)的值減1。的值從開始，表明最先考慮第組TAM位寬和第組TAM位寬之間的空閑時(shí)間；第二次循環(huán)，即考慮第組TAM位寬和第組TAM位寬之間的空閑時(shí)間；直到最后一次循環(huán)，考慮第2組TAM位寬和第1組TAM位寬之間的空閑時(shí)間。第2、3行是計(jì)算和。第4行，取的整數(shù)部分，記C=，該整數(shù)即為可以同時(shí)測(cè)試上的核的最大個(gè)數(shù)。例如，那么C=2，于是可以最多同時(shí)測(cè)試上的兩個(gè)核。第5行到第13行

9、是一個(gè)循環(huán)，要挑選出盡量多的核分成多段測(cè)試，每個(gè)核在上使用的空閑時(shí)間是。挑選出來的核要滿足第8、9、10行的三個(gè)條件，對(duì)于第個(gè)核，原來的測(cè)試用時(shí)是，把它分成兩段測(cè)試，一段仍用測(cè)試，另一段用測(cè)試，那么它在上的測(cè)試用時(shí)是，在上的測(cè)試用時(shí)是。是第個(gè)核在的測(cè)試時(shí)段， 要求第個(gè)核在時(shí)的測(cè)試和在時(shí)的測(cè)試不能同時(shí)進(jìn)行。第14、15行，經(jīng)過測(cè)試時(shí)段的重新分配后，的測(cè)試用時(shí)是=，并令=+。最后總測(cè)試用時(shí)。4. 實(shí)驗(yàn)結(jié)果和分析表1 d695電路在W=8，B=3時(shí)的值Corew1=2w2=3w3=310102001300140015001601170108110910110100表2 d695電路在W=8，B=3時(shí)

10、的值Corew1=2w2=3w3=310155020051463002507400111295006407060614937557021959081094132109128610321106012800Total839308392883928把上述方法應(yīng)用在ITC2002 基標(biāo)準(zhǔn)電路上，表1和表2是d695電路在TAM的總位寬數(shù)為8且分成3組的情況下得到的結(jié)果。通過測(cè)試調(diào)度的優(yōu)化，TAM測(cè)試總線分成、的3組TAM位寬，表1是的值，它反映了每個(gè)IP核和每組TAM位寬的連接情況，如、表明第6個(gè)核和第一組TAM位寬沒有連接，而通過切換電路和第二組和第三組TAM位寬有連接。從表2中可以看出第6個(gè)、第8

11、個(gè)、第9個(gè)IP核掛接在多組TAM位寬上測(cè)試。表2是的值，它反映了每個(gè)IP核在每組TAM位寬上所需的測(cè)試用時(shí)，如、表示第6個(gè)核不需要在第一組TAM位寬上測(cè)試，在第二組TAM位寬上的測(cè)試需要61493個(gè)測(cè)試時(shí)鐘周期，在第三組TAM位寬上的測(cè)試需要755個(gè)測(cè)試時(shí)鐘周期。第一組、第二組、第三組TAM位寬消耗的總測(cè)試時(shí)鐘時(shí)鐘周期數(shù)分別是83930、83928、83928，每組TAM位寬的測(cè)試用時(shí)非常接近，最大限度地減小了一些TAM位寬的空閑時(shí)間。表3 p93791電路不同測(cè)試調(diào)度方法的比較方法測(cè)試用時(shí)（單位：測(cè)試時(shí)鐘周期數(shù)）W=16W=24W=32W=40W=48W=56W=64ILP617750901

12、192980899807705164602613521806463707Binpack717918601200157900798719880607955521168459233CPLEX818184661164023919354707812645540517707453868ECTSP817558861164023919354707812585771517707453868ECTSP1818072001228766967274890768631115562376498763K-tuple92404341159882911797951060369717602625506491496本文方法177

13、17871188150888199714363597542516397452726使用本文方法在不同的TAM位寬且=3的情況下得出p93791電路的測(cè)試用時(shí)，以及其它一些方法得出的測(cè)試用時(shí)列在表3中?？煽闯霰疚牡姆椒ū绕渌椒ㄋ璧臏y(cè)試用時(shí)要少。5. 結(jié)論本文提出一種基于總線的可切換式TAM結(jié)構(gòu)，在這種結(jié)構(gòu)中某些被測(cè)IP核并不是固定地使用一組TAM位寬來完成所有的測(cè)試，它們可以通過切換電路使用不同的TAM位寬來完成測(cè)試，這樣可以使某些空閑的TAM位寬得到充分利用，以減小總的測(cè)試用時(shí)?；谶@種TAM結(jié)構(gòu)本文提出一種測(cè)試調(diào)度的算法，先假定每一個(gè)IP核只使用一組TAM位寬測(cè)試，建立0-1規(guī)劃并求解，

14、確定每一個(gè)IP核和TAM的連接方式；然后再挑選出一些被測(cè)IP核分成多段測(cè)試，使用不同的TAM位寬在不同的時(shí)間段對(duì)這些IP核進(jìn)行測(cè)試。從實(shí)驗(yàn)結(jié)果來看，本文提出的方法所得出的測(cè)試用時(shí)較小，優(yōu)于其它一些測(cè)試調(diào)度方法。參考文獻(xiàn)1 Y.Zorian, E.J.Marinissen, and S.Dey, “Testing embedded-core based system chips” Proc.Int.Test Conf. (ITC), 1998, pp.539-548.2 P.Varma and S.Bhatia, “A structured test re-use methodology for

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18、rable wrapper for testing embedded core-based and its associated scheduling,” J.Electron.Testing:Theory Appl.(JETTA), vol.18, pp.415-434, Aug.2002.9 S.Koranne and V.Iyengar, “On the use of k-tuples for SoC test schedule representation,” Proc.Int.Test Conf.(ICT), 2002, pp.519-528.致謝感謝惠瑞杰公司舉辦測(cè)試論文大賽，這將有利于推動(dòng)IC測(cè)試技術(shù)的發(fā)展，并感謝該公司給參賽人員提供先進(jìn)的測(cè)試技術(shù)和測(cè)試設(shè)備的培訓(xùn)，讓參賽人員受益良多。同時(shí)感謝教育部科技發(fā)展中心和其主辦的“中國(guó)科技論文在線”網(wǎng)站對(duì)本次論文大賽的大力支持并提供評(píng)審工作。最后感謝身邊的老師、同學(xué)和朋友對(duì)本論文提供的幫助。SoC Test Scheduling With Switching TAMXie Yuanbin，Li Lin，Pan WeitaoSchool of Microelectronics , Xidian University , Xian (710071) AbstractThere are