基于VHDL語(yǔ)言的十進(jìn)制計(jì)數(shù)顯示設(shè)計(jì)(讀書報(bào)告、研究報(bào)告、EDA、SOPC)

1、2010年 春 季學(xué)期創(chuàng)新研修課程考核（讀書報(bào)告、研究報(bào)告）考核科目:SOPC(片上可編程系統(tǒng))及EDA技術(shù) 學(xué)生所在院（系）:電氣工程及其自動(dòng)化學(xué)院學(xué) 生 姓 名: 學(xué) 號(hào):考核結(jié)果閱卷人 第 1 頁(yè) （共 頁(yè)） 基于VHDL語(yǔ)言的十進(jìn)制計(jì)數(shù)顯示設(shè)計(jì) 1 引言我們熟知的各種數(shù)字系統(tǒng)終端設(shè)備都需要對(duì)于十進(jìn)制的信息進(jìn)行數(shù)碼顯示，從萬(wàn)用表，電壓源等等儀器儀表到生活中的各種電氣設(shè)備，其中最常用的顯示器件就是LED和LCD。在大規(guī)?？删幊踢壿嬈骷﨔PGA的硬件基礎(chǔ)上，根據(jù)譯碼器原理運(yùn)用VHDL語(yǔ)言對(duì)十進(jìn)制計(jì)數(shù)譯碼顯示電路進(jìn)行了設(shè)計(jì)，同時(shí)通過(guò)Quartus II 8.0的軟件開發(fā)環(huán)境對(duì)設(shè)計(jì)電路進(jìn)行了仿真

2、，同時(shí)下載到課程所發(fā)的實(shí)驗(yàn)箱中驗(yàn)證了硬件功能。2 十進(jìn)制譯碼器顯示的原理計(jì)數(shù)器是一種中規(guī)模的集成電路，其種類繁多，不但可以實(shí)現(xiàn)計(jì)數(shù)分頻，而且可以實(shí)現(xiàn)測(cè)量、運(yùn)算、定時(shí)、延時(shí)等等控制功能。目前各類計(jì)數(shù)器均有典型產(chǎn)品，二進(jìn)制計(jì)數(shù)器74LS161、十進(jìn)制計(jì)數(shù)器74LS90、十六進(jìn)制計(jì)數(shù)器74LS191等。十進(jìn)制計(jì)數(shù)器的工作原理，同二進(jìn)制計(jì)數(shù)器相比較為復(fù)雜。一般分析步驟是：（1）從邏輯圖上得出每個(gè)觸發(fā)器的輸入信號(hào)表達(dá)式；（2）將上述表達(dá)式帶入 各觸發(fā)器的狀態(tài)方程，得到表示該計(jì)數(shù)器工作狀態(tài)的狀態(tài)方程；（3）根據(jù)狀態(tài)方程得到計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表；（4）判斷計(jì)數(shù)器的功能； 圖1 為由D觸發(fā)器組成的四位數(shù)碼計(jì)數(shù)電

3、路圖在上圖所示的同步十進(jìn)制加法計(jì)數(shù)器中有：將上述關(guān)系代入各JK觸發(fā)器的特征方程，則計(jì)數(shù)器的狀態(tài)方程為：設(shè)計(jì)數(shù)器初始狀態(tài)為0000，第一個(gè)計(jì)數(shù)脈沖來(lái)到后有：即計(jì)數(shù)器的狀態(tài)為0001。同理計(jì)數(shù)可得，第2個(gè)計(jì)數(shù)脈沖來(lái)到后，狀態(tài)為0010，類推可得到表1所示的狀態(tài)轉(zhuǎn)換表。由于是這里是十進(jìn)制計(jì)數(shù)器，所以在計(jì)數(shù)器狀態(tài)為1001時(shí)，即計(jì)數(shù)為9時(shí)需要跳過(guò)后面的6個(gè)狀態(tài)，在下一個(gè)脈沖到來(lái)時(shí)，狀態(tài)變?yōu)?000，完成一次十進(jìn)制計(jì)數(shù)循環(huán)。 表1 同步十進(jìn)制加法計(jì)數(shù)器狀態(tài)表計(jì)數(shù)Q4Q3Q2Q1十進(jìn)制數(shù)000000100011200102300113401004501015601106701117810008910019

4、101010X111011X121100X131101X141110X151111X其中利用開發(fā)箱上的開關(guān)1作為計(jì)數(shù)脈沖給出端，開關(guān)2作為清零信號(hào)給出端，顯示由7段LED給出，計(jì)數(shù)與數(shù)碼顯示所需七位二進(jìn)制數(shù)對(duì)應(yīng)關(guān)系表2所示： 表2 7段數(shù)碼管顯示對(duì)應(yīng)二進(jìn)制數(shù)計(jì)數(shù)值數(shù)碼管對(duì)應(yīng)七位二進(jìn)制數(shù)00001111110000101100000010110110100111111001010001100110101101101101100011111011111100001000111111110011111011其他00000003 程序框圖及程序清單根據(jù)上述原理，利用VDHL語(yǔ)言在Altera公司研發(fā)的

5、Quartus II的仿真環(huán)境中進(jìn)行程序設(shè)計(jì)。程序流程圖如下：開始是清零端是否為1否否計(jì)數(shù)端是否有信號(hào)是計(jì)數(shù)器加一是計(jì)數(shù)器是否到10進(jìn)位位加1否清零顯示計(jì)數(shù)器值 圖2 十進(jìn)制顯示計(jì)數(shù)器程序流程圖按上述流程圖在用VHDL語(yǔ)言在仿真環(huán)境里的編程代碼如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity rr is port( rst,clk:in std_logic; y:out std_logic_vector(13 downto

6、 0);end rr;architecture Behavioral of rr is signal oc:std_logic; signal data:std_logic_vector(3 downto 0); Signal Data1:std_logic_vector(3 downto 0); Signal Data2:std_logic_vector(3 downto 0); signal count_1:STD_LOGIC_vector (3 DOWNTO 0); signal count_2:STD_LOGIC_vector (3 DOWNTO 0); signal outdata1

7、:std_logic_vector(6 downto 0); signal outdata2:std_logic_vector(6 downto 0);begin count1: process(rst,clk)begin if (rst='1') then count_1<="0000"count_2<="0000" elsif (rising_edge(clk) then if (count_1="1001") then count_1<="0000"oc<='1

8、' else count_1<=count_1+1;oc<='0' end if; if(oc='1')then count_2<=count_2+1; elsif (count_2="0110") then count_2<="0000" end if; end if; Data1<=count_1;Data2<=count_2; end process; led1:process(rst,clk) begin if (rst='1') then outdata

9、1<="0000000" else if (rising_edge(clk) then case data1 is WHEN "0000"=>outdata1<="1111110" WHEN "0001"=>outdata1<="0110000" WHEN "0010"=>outdata1<="1101101" WHEN "0011"=>outdata1<="1111001

10、" WHEN "0100"=>outdata1<="0110011" WHEN "0101"=>outdata1<="1011011" WHEN "0110"=>outdata1<="0011111" WHEN "0111"=>outdata1<="1110000" WHEN "1000"=>outdata1<="1111111"

11、; WHEN "1001"=>outdata1<="1111011" when others=>outdata1<="0000000" end case; case data2 is WHEN "0000"=>outdata2<="1111110" WHEN "0001"=>outdata2<="0110000" WHEN "0010"=>outdata2<="110

12、1101" WHEN "0011"=>outdata2<="1111001" WHEN "0100"=>outdata2<="0110011" WHEN "0101"=>outdata2<="1011011" WHEN "0110"=>outdata2<="0011111" WHEN "0111"=>outdata2<="1110000&

13、quot; WHEN "1000"=>outdata2<="1111111" WHEN "1001"=>outdata2<="1111011" when others=>outdata2<="0000000" end case; end if; end if; end process; y<=outdata2&outdata1;end Behavioral;4 仿真結(jié)果通過(guò)編譯成功后，利用Quartus自帶的waveform simulation進(jìn)行十進(jìn)制計(jì)數(shù)器的仿真，仿真結(jié)果如下： 圖3 十進(jìn)制加法計(jì)數(shù)器仿真結(jié)果上圖中表示的是從0到19的計(jì)數(shù)，其中y0到y(tǒng)6表示的十進(jìn)制個(gè)位數(shù)，y7到y(tǒng)13表示的是十位數(shù)，其數(shù)位以表示成了7段數(shù)碼管顯示所需輸出值，對(duì)應(yīng)表2可得仿真結(jié)果正確。5