點陣顯示綜合實驗

1、EDA技術(shù)綜合設計 課程設計報告報 告 題 目： 16×16點陣顯示綜合實驗 作者所在系部： 電子工程系 作者所在專業(yè)： 作者所在班級： 作 者 姓 名 ： 指導教師姓名： 完 成 時 間 ： 內(nèi) 容 摘 要 編寫16×16點陣字符發(fā)生器的程序，通過CLK信號控制它的行驅(qū)動信號和列選信號讓其依次輸出中，國，人三個字，通過硬件實驗觀察其結(jié)果，對于其他的顯示花樣以及點亮方式，可以根據(jù)實際需要自行設計。關鍵字：16×16點陣，CLK，顯示花樣目 錄一 概 述 5二 方案設計與論證5三 程序清單5四 器件編程與下載9五 性能測試與分析10六 實驗設備10七 心得體會10八

2、 參考文獻11 課程設計任務書課題名稱16×16點陣綜合顯示實驗完成時間指導教師職稱學生姓名班級總體設計要求和技術(shù)要點用EDA的VHDL語言編寫16×16點陣的程序，在時鐘信號的控制下，通過控制行驅(qū)動和列選信號讓其動態(tài)顯示不同的字符及花樣。通過編譯并下載到EDA實驗箱進行驗證。工作內(nèi)容及時間進度安排第14周：周一、周二：設計項目的輸入、編譯、仿真周三：器件編程下載與硬件驗證周四：成果驗收與總結(jié)周五：撰寫課程設計總結(jié)報告課程設計成果 用VHDL語言準確編寫出了設計題目的要求，通過了編譯，在硬件實驗中經(jīng)過幾次的調(diào)試看到了預期的效果。一、概述在時鐘信號的控制下，使16×

3、16點陣管花樣點亮，在EDA試驗儀中，16×16點陣顯示列的驅(qū)動已經(jīng)做好，其列選信號為SELOUT3.0,送到4線-16線譯碼電路，譯碼電路的輸出通過8只75451（雙2輸入與門，OC門）驅(qū)動器驅(qū)動16×16點陣管的16條共陰極列線；所以在設計點陣控制接口時，其列選信號必須由SELOUT3.0輸出去控制譯碼電路。對于信號的頻率，采用與七段數(shù)碼管的位選信號一樣的處理方法，即掃描頻率大于24Hz；通過CLK信號控制行驅(qū)動與列選信號使其動態(tài)依次顯示”中國人“三個字。其中CLK為時鐘輸入端，DIN3.0為花樣顯示模式選擇，doout15.0為行驅(qū)動信號輸出；SELOUT3.0為列選

4、信號輸出，去驅(qū)動4-16譯碼電路產(chǎn)生16×16點陣管的列選信號。二、方案設計與論證 該程序由三個進程信號組成，進程K1通過CLK信號控制掃描頻率s以及計數(shù)信號q，進而由q的記述周期控制cp信號。進程k2由cp信號控制漢字的掃描周期s0，實現(xiàn)漢字的依次顯示，進程k3由掃描信號s控制點陣的行驅(qū)動和列選信號，使其準確顯示中國人三個字。用VHDL語言編寫程序，經(jīng)過上級調(diào)試與編譯，并下載到硬件觀察實驗結(jié)果。三、程序清單library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity A1 is por

5、t(clk,rst:in std_logic;din :in std_logic_vector(3 downto 0);dotout :out std_logic_vector(15 downto 0);selout:OUT std_logic_vector(3 downto 0);end A1;architecture a of A1 issignal q:std_logic_vector(7 downto 0);signal so:std_logic_vector(1 downto 0);signal cp:std_logic;signal s:std_logic_vector(3 dow

6、nto 0);beginK1:processbeginifrising_edge(clk) thenif s="1111" thens<="0000"if q="11111111"thenq<="00000000"cp<='1'else q<=q+1;cp<='0'end if;else s<=s+1;end if;end if;end process K1;K2:processbeginif rising_edge(cp) thenif so=&

7、quot;11"thenso<="00"else so<=so+1;end if;end if;end process K2;K3:processbeginif so="00"thencase s iswhen"0000"=>selout<="0000"dotout<="0000000000000000"when"0001"=>selout<="0001"dotout<="00000000

8、00000000"when"0010"=>selout<="0010"dotout<="0000000000001000"when"0100"=>selout<="0100"dotout<="0000001000001000"when"0101"=>selout<="0101"dotout<="0000001000001000"when"011

9、0"=>selout<="0110"dotout<="0000001000001000"when"1000"=>selout<="1000"dotout<="0000001000001000"when"1001"=>selout<="1001"dotout<="0000001000001000"when"1010"=>selout<=&quo

10、t;1010"dotout<="0000001000001000"when"1011"=>selout<="1011"dotout<="0000001000001000"when"1100"=>selout<="1100"dotout<="0000001000001000"when"1110"=>selout<="1110"dotout<=&quo

11、t;0000000000000000"when"1111"=>selout<="1111"dotout<="0000000000000000"when others =>null;end case;elsif so="01"thencase s iswhen"0000"=>selout<="0000"dotout<="0000000000000000"when"0001"=>se

12、lout<="0001"dotout<="0000000000000000" when"1111"=>selout<="1111"dotout<="0000000000000000"when others =>null;end case;elsif so="10"thencase s iswhen"0101"=>selout<="0101"dotout<="00000010

13、00000000"when"0110"=>selout<="0110"dotout<="0000000100000000"when"0111"=>selout<="0111"dotout<="0000000011111111"when"1000"=>selout<="1000"dotout<="0000000100000000"when"100

14、1"=>selout<="1001"dotout<="0000001000000000"when others =>null;end case;else selout<="ZZZZ"dotout<="ZZZZZZZZZZZZZZZZ"end if;end process K3; end a;四、器件編程與下載通過了編譯，接下來我們開始對器件進行引腳的鎖定，引腳的鎖定辦法如下圖所示。同時編譯以后的器件封裝如下圖所示完成編譯及引腳的鎖定以后將其下載到EDA綜合實驗箱中，連接線路，觀察實驗結(jié)果五、性能測試與分析 完成線路連接以后，加CLK 信號，由于信號加的頻率過快以及線路的虛接不能完整的顯示，經(jīng)過幾次調(diào)試，改變頻率信號及檢查線路問題基本完成了正常的顯示，達到預期的效果。六、實驗設備EDA 綜合試驗箱，電腦七、心得體會經(jīng)過這次課程設計，我進一步加深了對VHDL 語言的理解，并進一步熟練了對MAX+plus軟件的操作。在編寫程序的過程中，我