點(diǎn)陣顯示綜合實(shí)驗(yàn)

1、EDA技術(shù)綜合設(shè)計(jì) 課程設(shè)計(jì)報(bào)告報(bào) 告 題 目： 16×16點(diǎn)陣顯示綜合實(shí)驗(yàn) 作者所在系部： 電子工程系 作者所在專業(yè)： 作者所在班級(jí)： 作 者 姓 名 ： 指導(dǎo)教師姓名： 完 成 時(shí) 間 ： 內(nèi) 容 摘 要 編寫16×16點(diǎn)陣字符發(fā)生器的程序，通過CLK信號(hào)控制它的行驅(qū)動(dòng)信號(hào)和列選信號(hào)讓其依次輸出中，國，人三個(gè)字，通過硬件實(shí)驗(yàn)觀察其結(jié)果，對(duì)于其他的顯示花樣以及點(diǎn)亮方式，可以根據(jù)實(shí)際需要自行設(shè)計(jì)。關(guān)鍵字：16×16點(diǎn)陣，CLK，顯示花樣目 錄一 概 述 5二 方案設(shè)計(jì)與論證5三 程序清單5四 器件編程與下載9五 性能測試與分析10六 實(shí)驗(yàn)設(shè)備10七 心得體會(huì)10八

2、 參考文獻(xiàn)11 課程設(shè)計(jì)任務(wù)書課題名稱16×16點(diǎn)陣綜合顯示實(shí)驗(yàn)完成時(shí)間指導(dǎo)教師職稱學(xué)生姓名班級(jí)總體設(shè)計(jì)要求和技術(shù)要點(diǎn)用EDA的VHDL語言編寫16×16點(diǎn)陣的程序，在時(shí)鐘信號(hào)的控制下，通過控制行驅(qū)動(dòng)和列選信號(hào)讓其動(dòng)態(tài)顯示不同的字符及花樣。通過編譯并下載到EDA實(shí)驗(yàn)箱進(jìn)行驗(yàn)證。工作內(nèi)容及時(shí)間進(jìn)度安排第14周：周一、周二：設(shè)計(jì)項(xiàng)目的輸入、編譯、仿真周三：器件編程下載與硬件驗(yàn)證周四：成果驗(yàn)收與總結(jié)周五：撰寫課程設(shè)計(jì)總結(jié)報(bào)告課程設(shè)計(jì)成果 用VHDL語言準(zhǔn)確編寫出了設(shè)計(jì)題目的要求，通過了編譯，在硬件實(shí)驗(yàn)中經(jīng)過幾次的調(diào)試看到了預(yù)期的效果。一、概述在時(shí)鐘信號(hào)的控制下，使16×

3、16點(diǎn)陣管花樣點(diǎn)亮，在EDA試驗(yàn)儀中，16×16點(diǎn)陣顯示列的驅(qū)動(dòng)已經(jīng)做好，其列選信號(hào)為SELOUT3.0,送到4線-16線譯碼電路，譯碼電路的輸出通過8只75451（雙2輸入與門，OC門）驅(qū)動(dòng)器驅(qū)動(dòng)16×16點(diǎn)陣管的16條共陰極列線；所以在設(shè)計(jì)點(diǎn)陣控制接口時(shí)，其列選信號(hào)必須由SELOUT3.0輸出去控制譯碼電路。對(duì)于信號(hào)的頻率，采用與七段數(shù)碼管的位選信號(hào)一樣的處理方法，即掃描頻率大于24Hz；通過CLK信號(hào)控制行驅(qū)動(dòng)與列選信號(hào)使其動(dòng)態(tài)依次顯示”中國人“三個(gè)字。其中CLK為時(shí)鐘輸入端，DIN3.0為花樣顯示模式選擇，doout15.0為行驅(qū)動(dòng)信號(hào)輸出；SELOUT3.0為列選

4、信號(hào)輸出，去驅(qū)動(dòng)4-16譯碼電路產(chǎn)生16×16點(diǎn)陣管的列選信號(hào)。二、方案設(shè)計(jì)與論證 該程序由三個(gè)進(jìn)程信號(hào)組成，進(jìn)程K1通過CLK信號(hào)控制掃描頻率s以及計(jì)數(shù)信號(hào)q，進(jìn)而由q的記述周期控制cp信號(hào)。進(jìn)程k2由cp信號(hào)控制漢字的掃描周期s0，實(shí)現(xiàn)漢字的依次顯示，進(jìn)程k3由掃描信號(hào)s控制點(diǎn)陣的行驅(qū)動(dòng)和列選信號(hào)，使其準(zhǔn)確顯示中國人三個(gè)字。用VHDL語言編寫程序，經(jīng)過上級(jí)調(diào)試與編譯，并下載到硬件觀察實(shí)驗(yàn)結(jié)果。三、程序清單library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity A1 is por

5、t(clk,rst:in std_logic;din :in std_logic_vector(3 downto 0);dotout :out std_logic_vector(15 downto 0);selout:OUT std_logic_vector(3 downto 0);end A1;architecture a of A1 issignal q:std_logic_vector(7 downto 0);signal so:std_logic_vector(1 downto 0);signal cp:std_logic;signal s:std_logic_vector(3 dow

6、nto 0);beginK1:processbeginifrising_edge(clk) thenif s="1111" thens<="0000"if q="11111111"thenq<="00000000"cp<='1'else q<=q+1;cp<='0'end if;else s<=s+1;end if;end if;end process K1;K2:processbeginif rising_edge(cp) thenif so=&

7、quot;11"thenso<="00"else so<=so+1;end if;end if;end process K2;K3:processbeginif so="00"thencase s iswhen"0000"=>selout<="0000"dotout<="0000000000000000"when"0001"=>selout<="0001"dotout<="00000000

8、00000000"when"0010"=>selout<="0010"dotout<="0000000000001000"when"0100"=>selout<="0100"dotout<="0000001000001000"when"0101"=>selout<="0101"dotout<="0000001000001000"when"011

9、0"=>selout<="0110"dotout<="0000001000001000"when"1000"=>selout<="1000"dotout<="0000001000001000"when"1001"=>selout<="1001"dotout<="0000001000001000"when"1010"=>selout<=&quo

10、t;1010"dotout<="0000001000001000"when"1011"=>selout<="1011"dotout<="0000001000001000"when"1100"=>selout<="1100"dotout<="0000001000001000"when"1110"=>selout<="1110"dotout<=&quo

11、t;0000000000000000"when"1111"=>selout<="1111"dotout<="0000000000000000"when others =>null;end case;elsif so="01"thencase s iswhen"0000"=>selout<="0000"dotout<="0000000000000000"when"0001"=>se

12、lout<="0001"dotout<="0000000000000000" when"1111"=>selout<="1111"dotout<="0000000000000000"when others =>null;end case;elsif so="10"thencase s iswhen"0101"=>selout<="0101"dotout<="00000010

13、00000000"when"0110"=>selout<="0110"dotout<="0000000100000000"when"0111"=>selout<="0111"dotout<="0000000011111111"when"1000"=>selout<="1000"dotout<="0000000100000000"when"100

14、1"=>selout<="1001"dotout<="0000001000000000"when others =>null;end case;else selout<="ZZZZ"dotout<="ZZZZZZZZZZZZZZZZ"end if;end process K3; end a;四、器件編程與下載通過了編譯，接下來我們開始對(duì)器件進(jìn)行引腳的鎖定，引腳的鎖定辦法如下圖所示。同時(shí)編譯以后的器件封裝如下圖所示完成編譯及引腳的鎖定以后將其下載到EDA綜合實(shí)驗(yàn)箱中，連接線路，觀察實(shí)驗(yàn)結(jié)果五、性能測試與分析 完成線路連接以后，加CLK 信號(hào)，由于信號(hào)加的頻率過快以及線路的虛接不能完整的顯示，經(jīng)過幾次調(diào)試，改變頻率信號(hào)及檢查線路問題基本完成了正常的顯示，達(dá)到預(yù)期的效果。六、實(shí)驗(yàn)設(shè)備EDA 綜合試驗(yàn)箱，電腦七、心得體會(huì)經(jīng)過這次課程設(shè)計(jì)，我進(jìn)一步加深了對(duì)VHDL 語言的理解，并進(jìn)一步熟練了對(duì)MAX+plus軟件的操作。在編寫程序的過程中，我