上拉電阻學(xué)習(xí)心得

1、上拉電阻學(xué)習(xí)心得     在實(shí)際的電路設(shè)計(jì)項(xiàng)目中時(shí)常要用到上拉電阻。開(kāi)始一般只知道它能夠?qū)㈦娖缴侠?，但是在自己具體設(shè)計(jì)電路的時(shí)候卻不不能確定到底在什么情況下應(yīng)該用上拉電阻，什么情況下不需要用上拉電阻，故今天將這些時(shí)間來(lái)的學(xué)習(xí)和總結(jié)寫(xiě)出，一共大家一同學(xué)習(xí)。1.應(yīng)用1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V）， 這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門(mén)電路必須加上拉電阻，以提高輸出的搞電平值（實(shí)際上在使用OC門(mén)的時(shí)候一定要使用上拉電阻接到電源，負(fù)責(zé)由于其門(mén)電路的內(nèi)部結(jié)構(gòu)，集電

2、極沒(méi)有電源，也就不可能輸出高電平）。3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。5、芯片的管腳加上拉電阻來(lái)提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。 上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠小；電

3、阻小，電流大。3、對(duì)于高速電路，過(guò)大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理。  2.原理：上拉電阻實(shí)際上是集電極輸出的負(fù)載電阻。不管是在開(kāi)關(guān)應(yīng)用和模擬放大，此電阻的選則都不是拍腦袋的。工作在線性范圍就不多說(shuō)了，在這里是討論的是晶體管是開(kāi)關(guān)應(yīng)用，所以只談開(kāi)關(guān)方式。找個(gè)TTL器件的資料單獨(dú)看末級(jí)就可以了，內(nèi)部都有負(fù)載電阻根據(jù)不同驅(qū)動(dòng)能力和速度要求這個(gè)電阻值不同，低功耗的電阻值大，速度快的電阻值小。但芯片制造商很難滿足應(yīng)用的需要不可能同種功能芯片做許多種，因此干脆不做這個(gè)負(fù)載電阻，改由使用者自己自由選擇外接，所以就出現(xiàn)OC、

4、OD輸出的芯片。由于數(shù)字應(yīng)用時(shí)晶體管工作在飽和和截止區(qū)，對(duì)負(fù)載電阻要求不高，電阻值小到只要不小到損壞末級(jí)晶體管就可以，大到輸出上升時(shí)間滿足設(shè)計(jì)要求就可，隨便選一個(gè)都可以正常工作。但是一個(gè)電路設(shè)計(jì)是否優(yōu)秀這些細(xì)節(jié)也是要考慮的。集電極輸出的開(kāi)關(guān)電路不管是開(kāi)還是關(guān)對(duì)地始終是通的，晶體管導(dǎo)通時(shí)電流從負(fù)載電阻經(jīng)導(dǎo)通的晶體管到地，截止時(shí)電流從負(fù)載電阻經(jīng)負(fù)載的輸入電阻到地，如果負(fù)載電阻選擇小點(diǎn)功耗就會(huì)大，這在電池供電和要求功耗小的系統(tǒng)設(shè)計(jì)中是要盡量避免的，如果電阻選擇大又會(huì)帶來(lái)信號(hào)上升沿的延時(shí)，因?yàn)樨?fù)載的輸入電容在上升沿是通過(guò)無(wú)源的上拉電阻充電，電阻越大上升時(shí)間越長(zhǎng)，下降沿是通過(guò)有源晶體管放電，時(shí)間取決于器

5、件本身。因此設(shè)計(jì)者在選擇上拉電阻值時(shí)，要根據(jù)系統(tǒng)實(shí)際情況在功耗和速度上兼顧。 3.從IC(MOS工藝)的角度,分別就輸入/輸出引腳做一解釋:1. 對(duì)芯片輸入管腳, 若在系統(tǒng)板上懸空(未與任何輸出腳或驅(qū)動(dòng)相接)是比較危險(xiǎn)的.因?yàn)榇藭r(shí)很有可能輸入管腳內(nèi)部電容電荷累積使之達(dá)到中間電平(比如1.5V), 而使得輸入緩沖器的PMOS管和NMOS管同時(shí)導(dǎo)通, 這樣一來(lái)就在電源和地之間形成直接通路, 產(chǎn)生較大的漏電流, 時(shí)間一長(zhǎng)就可能損壞芯片. 并且因?yàn)樘幱谥虚g電平會(huì)導(dǎo)致內(nèi)部電路對(duì)其邏輯(0或1)判斷混亂. 接上上拉或下拉電阻后, 內(nèi)部點(diǎn)容相應(yīng)被充(放)電至高(低)電平, 內(nèi)部緩沖器也只有NMOS

6、(PMOS)管導(dǎo)通, 不會(huì)形成電源到地的直流通路. (至于防止靜電造成損壞, 因芯片管腳設(shè)計(jì)中一般會(huì)加保護(hù)電路, 反而無(wú)此必要).2. 對(duì)于輸出管腳:1)正常的輸出管腳(push-pull型), 一般沒(méi)有必要接上拉或下拉電阻.2)OD或OC(漏極開(kāi)路或集電極開(kāi)路)型管腳,這種類型的管腳需要外接上拉電阻實(shí)現(xiàn)線與功能(此時(shí)多個(gè)輸出可直接相連. 典型應(yīng)用是: 系統(tǒng)板上多個(gè)芯片的INT(中斷信號(hào))輸出直接相連, 再接上一上拉電阻, 然后輸入MCU的INT引腳, 實(shí)現(xiàn)中斷報(bào)警功能).其工作原理是: 在正常工作情況下, OD型管腳內(nèi)部的NMOS管關(guān)閉, 對(duì)外部而言其處于高阻狀態(tài), 外接上拉電阻使輸出位于高電平(無(wú)效中斷狀態(tài)); 當(dāng)有中斷需求時(shí), OD型管腳內(nèi)部的NMOS管接通, 因其導(dǎo)通電阻遠(yuǎn)遠(yuǎn)小于上拉電阻, 使輸出位于低電平(有效中斷狀態(tài)). 針對(duì)MOS 電路上下拉電阻阻值以幾十至幾百K為宜.(注: 此回答未涉及TTL工藝的芯片,