DDR2應用設計規(guī)范

1、1. DDR2的核心技術(shù)A. DDR2的4-Bit Prefetch技術(shù)DDR2通過4-bit Prefetch技術(shù)獲得高速操作.通過4-bit Prefletch技術(shù),每個clock,DDR2能讀寫4倍的數(shù)據(jù),且比Core frequency快4倍.其主要特征有以下兩點：i. 外部clock頻率=2倍DRAM core頻率；ii. Data bus傳輸頻率=2外部clock頻率.B. ODT技術(shù)ODT是On-Die Termination的縮寫,DDR2為每個信號(data I/O,差分data strobe及Data mask)的on/off設置了終端寄存器即內(nèi)部核心終結(jié)器.某些時候我們需

2、要將不必要的信號終結(jié),防止數(shù)據(jù)線終端反射信號干擾系統(tǒng)組件的正常工作.之前,控制與數(shù)據(jù)信號的終結(jié)在主板上完成.使用DDR或SDRAM的主板上面需要大量的終結(jié)電阻，至少每根數(shù)據(jù)線需要一個終結(jié)電阻。這個阻值過大過小都不好,阻值較大線路的信噪比高但是信號反射較為嚴重,阻值小可以減小信號反射但是會造成信噪比下降.此外由于不同的內(nèi)存模塊對終結(jié)電阻的要求不可能完全一樣,因此長期以來,這些電路的配置一直是主板設計的難點.現(xiàn)在的DDR II內(nèi)建了終結(jié)電阻器,將主板上的終結(jié)電阻移植到了芯片的內(nèi)部.在內(nèi)存芯片工作時系統(tǒng)會把終結(jié)電阻器屏蔽,而對于暫時不工作的內(nèi)存芯片則打開終結(jié)電阻器,以減少信號的反射.其優(yōu)點主要為：

3、及時有效地控制傳輸在線的反射noise以提高信號完整性； 減少板上組件數(shù)量以進行cost down同時也使PCB更簡潔; 有利于placement及routing.（如圖 終結(jié)器）C. OCD校準技術(shù)OCD是Off-Chip Driver的縮寫其意思為片外驅(qū)動調(diào)校,主要功能在于調(diào)整I/O接口端的電壓.通過調(diào)整上拉(pull-up)/下拉(pull-down)的電阻值使兩者電壓相等。也就是達到Pull-up=Pull-down的狀態(tài).其優(yōu)點為：減小DQS,/DQS的斜度以改善信號完整性；控制脈沖信號的上沖與下沖以改善信號的質(zhì)量；通過I/O驅(qū)動電壓校準減少DDR2運作過程中信號的差異。 OCD值設

4、置： OCD的值可通過A7,A8,A9來進行設置,如下圖可依據(jù)以下Table進行設置mode: 根據(jù)以下信息對OCD pull high/pull low電阻進行調(diào)節(jié)： D. POSTED CAS技術(shù)CAS是Column Address Strobe列地址選通脈沖的意思.在這里Posted是前置的意思.從字面上不難了解Posted CAS就是將地址選通脈沖信號前置.事實上Posted CAS技術(shù)主要是解決在古老的DDR內(nèi)部由于指令沖突引起的數(shù)據(jù)傳輸延遲現(xiàn)象,提高DDR II內(nèi)存的利用效率而制定的技術(shù).其優(yōu)點為： 通過避免command總線中的沖突使設計變得更容易； 簡單的命令次序可提高comm

5、and和data總線的效率； 可有效改善內(nèi)存帶寬.2. DDR2電路設計規(guī)范根據(jù)DDR2各項電氣要求,其電路規(guī)范如下：3. DDR2 Placement要求a在確定DSP IC位置的情況下,根據(jù)DDR2到DSP的走線總體長度最短及便于走線等條件決定DDR2 IC的位置,DSP IC和DDR2 IC一般為BGA封裝,為防止打件過程中引起的BGA虛焊或連錫問題建議將DDR2 IC和DSP IC放置于同一面,若分別放于TOP和BOTTOM層時不可使其存在重迭現(xiàn)象;b電路中C1/C2/R2/R3應盡量靠近DDR2 IC對應PAD所處位置,使其走線盡量保持最短;c壓敏電阻RV1和容值較大電容C4盡量放置

6、于靠近電源輸入端,其余各組電容根據(jù)DDR2電源的分布情況分組搭配盡量靠近對應的電源PAD;dDDR2的clock差分信號在線的R4/R5/R6盡量靠近DSP輸出端,電容C3,C15靠近DDR2輸入端;eR1盡量靠近DDR2 ODT PIN所對應的PAD;fR7R11盡量靠近DDR2 上所聯(lián)信號PIN的對應PAD.4. DDR2 Layout設計規(guī)范 根據(jù)DDR2走線阻抗匹配要求估算走線寬度等參數(shù)然后對PCB進行迭層設計.Data signal的頻率為其他signal頻率的2倍,故Data signal的走線尤為重要,其次Address/Command/Control與clock同步故對Addr

7、ess/Command/Control signal走線;完成后再對clock進行走線,這樣方便clock信號線的調(diào)整. 由此確定DDR2 Route的順序為：Data Address/Command Control Clock Power,為確保DDR2信號完整性,對DDR2走線有以下具體要求：所有信號走線應盡量靠近參考層(Ground).且保持DRR2區(qū)域Ground的完整性,不可使其Ground存在分割等不連續(xù)現(xiàn)象；DDR2走線區(qū)域不允許走其它無關(guān)信號線.DDR2信號 Route完成后對DDR2走線區(qū)域最好進行整體包地處理以便與其它信號線進行分離；所有DDR2的信號線盡量走在同一層.走線

8、要求線寬均勻,等寬.所有Data線要求平行等長走線,當無法同時滿足時,需要保持等長走線,且線寬保持均勻等寬,以保證所有走線特征阻抗相等,其線長誤差控制在10mil內(nèi).DDR2的Address信號線要求盡量平行等長走線,且線寬保持均勻等寬.當無法同時滿足時,必須做到所有Address信號線等長且線寬保持均勻等寬,以確保走線的特征阻抗相同,其線長誤差控制在10mil內(nèi).所有差分信號對要求盡量平行等長且保持差分信號線對間線距最短進行走線,當無法同時滿足時可改變其平行特性來滿足走線等長且線寬保持均勻等寬, 其線長誤差控制在10mil.所有data信號部分走線在相同的PCB層中且在各層走線等長,線寬均勻

9、分布.存在換層時以相同數(shù)量的VIA進行換層,所有Data Trace上的VIA數(shù)量相同.阻抗匹配在5060歐姆.所有Address/Control signal信號部分走線在相同的PCB層中且在各層走線等長,線寬均勻分布.存在換層時以相同數(shù)量的VIA進行換層,所有Trace上的VIA數(shù)量相同.阻抗匹配在5060歐姆.所有差分信號部分走線在相同的PCB層中且在各層走線等長,線寬均勻分布.存在換層時以相同數(shù)量的VIA進行換層,所有Trace上的VIA數(shù)量相同.單線阻抗匹配在5060歐姆,差分阻抗匹配為100120歐姆.clock信號部分走線在相同的PCB層中且在各層走線等長,線寬均勻分布.存在換層時以相同數(shù)量的VIA進行換層,所有Trace上的VIA數(shù)量相同.單線阻抗匹配在5060歐姆,差分阻抗匹配為100120歐