基礎電路設計集中定數電路與分布定數電路

1、· 基礎電路設計（四）集中定數電路與分布定數電路 來源：中國PCB技術網     作者：高弘毅     發(fā)布時間：2007-06-06 02:05:18    評論(0條)   前言由于實際作業(yè)潛伏許多圖面無法表現的因素，因此電路無法發(fā)揮預期的特性與功能，是進行電路設計時必需有心理準備。一般而言電路分為低頻電路與高頻電 路兩種，低頻電路是將電阻、電容、線圈等電路組件定數視為集中定數，因此若用直流.交流電路理論計算分析，基本上就可作電路設計。信號傳輸方式可分

2、為下列兩種:*驅動端為低阻抗驅動(low impedance drive)，收信端為高阻抗驅動方式(此種方式成為低頻波的整合對象)。*電壓傳輸方式。設計低頻電路與封裝時幾乎沒有太多限制，因此可將導線的長度縮至極限，可是當頻率變高時，印刷電路板的pattern立即喪失低阻抗的特性，基于特性阻抗 概念，此時必需將傳輸線路當作電路的一部份考慮。   何謂集中定數電路所謂的集中定數電路可用以下方式描述:(a)可根據電阻、電容、電感、半導體組件等線形組件，與非線形組件的組件定數進行電路設計由 于組件本身的寄生電感、浮游容量、電磁界具有可忽略的領域，因此低頻電路的集中定數電路可根據直流

3、.交流理論計算分析作電路設計，。clock概括性的動 作頻率為數MHz至十幾MHz左右，如果超越該范圍組件本身的寄生電感、浮游容量就會逐一浮現，并對電路造成某種程度的影響。為了避免事后在該領域造成困 擾，將高頻概念充分反映于電路設計乃是非常重要的一環(huán)。(b)根據頻率決定可忽視線路長度與組件大小的領域集中定數電路涉及的范圍相對于導體的長度，如果動作頻率的波長很長時，基板內的某個位置內某些電路部位的信號，與信號源的位相、振幅幾乎完全相同，而該條件亦是低頻電路被視為集中定數電路的主要原因之一。(c)利用示波器作信號的時間軸分析如(b)項所述低頻的位相概念可被忽略，因為該振幅剛好是位相上可忽略的領域，

4、因此即使祇作振幅分析也不會造成任何不當，。(d)低頻波增幅器的等化如上所述低頻電路驅動端為低阻抗驅動，收信端為高阻抗驅動之電壓傳輸方式，因此增幅器的等化式可用下式表示:            基準電壓值可用dBV或是dBV表示，dBV是以1V為基準；dBV是以1V為基準。例如基準電壓V1V，輸出電壓 1V以dBV表示時，            何謂分布定數電路所謂分布定數電路可

5、用組件level與傳輸線路方式整理成如下:(a) 組件單體的lead inductance與浮游容量的影響，隨著頻率增高成為無法忽視的領域由圖1、圖2、圖3是電阻、電容、電感的頻率特性可知，設計高頻電路時必需注意組件的頻率特性，慎選適合電路規(guī)格的高頻組件。圖1 電阻的頻率特性圖2 大容量積層陶瓷電容的頻率特性圖3 chip induct的頻率特性(b)傳輸線路需考慮分布于單位長度的傳播方向，以R、C、L表示之組件如圖4所示高頻領域的傳輸電路，導體全部都會變成電感成份L，而導線之間可視為由浮游容量所構成的分布定數線路，也就是說在高頻領域的傳輸電路可用下式表示，而電感L與浮游容量C可視為分布于長軸

6、方向的傳輸電路， R與L則被忽略。          如此一來所構成的高頻電路，雖然導體之間具有L與C的電抗(reactance)比導體原來的阻抗電感更優(yōu)越，然而導線之間的浮游容量會使線路阻抗(impedance)下降，因此此時并無法當作單純的兩條低頻線路考慮。有關傳輸線路的特性阻抗Zo可用下式表示:          圖4的特性阻抗 值一般使用范圍為50150。由于線路阻抗較小，因此設計時通常都希望驅動端具備較高的

7、驅動能力，也就是說此時必需將傳輸線路當作電路的一部份考慮。通常高頻信號傳輸會考慮整合條件，此時傳輸線路的特性阻抗， 設計上會變成傳輸線路傳送高頻電力，它的電壓與電流比與距離無關，所到之處都是傳輸線路的固有值。然而實際上都會忽視電路上的R與G，因此驅動端與收 信端的輸出入阻抗與傳輸線路的特性阻抗整合時，傳輸線路的任何位置的信號源波形，與位相性幾乎都是相同信號，因此造成整體變成近似無位相概念的低頻電路， 這意味著信號傳送接收能否順利整合，直接左右高頻電路的信號傳輸。此外設計電路會涉及所謂的無損耗，根本上無損耗是表示傳輸信號電力能量無任何漏損， 因此電路中任何位置的信號，都必需維持與送信端相同的阻抗

8、損耗level。圖4 集中定數電路與分布定數電路的差異(c)將信號視為電力的流動將信號視為電力的流動是高頻電路與低頻電路最大差異點。高頻電路是以全頻率的波譜(spectre)為對象，因此必需用電力的入射波與反射波的概念處理。(d)時間軸與頻率軸的分析高頻電路的電路量測、分析與噪訊對策是以發(fā)生的頻 率全領域為對象，因此必需作電壓、電流與電力的分析，如果祇作時間軸的特性分析，就無法完整洞察頻率軸上那個頻率發(fā)生問題，如圖5之實例為了解決問題，因 此不得不量測各次元頻率軸的波形特性。所幸的是高頻組件通常都會標示頻率特性，因此對整合性時發(fā)揮極大的幫助圖5 時間軸波形與頻率軸波形的差異(e)高頻波增幅器的

9、等化高頻波電路主要機能是捕捉電力的流動(亦即信號的傳送與收信)，此時輸出入條件例如定值輸出入阻抗等等，就成為整合的基本要件。電力的等化是以dB表示，等化可利用下式求得:           如果dB以 dBm表示時，例如基準電力Ps=1mW ，獲得輸出電力P=100mW ，增幅器的等化就成為:  信號傳輸線路 高頻電路基板的傳輸線路通常都會形成micro strip line，因此電路的輸出入阻抗必需與線路的特性阻抗 整合，同時還需設法在傳輸線路上使線路不會產生不連續(xù)阻抗，以防止輸出入

10、端發(fā)生信號反射，如果阻抗發(fā)生不連續(xù)點，就會在該點產生以下現象:*波形發(fā)生變動(例如over shoot、under shoot、linking)。*誤動作或是無法動作。*動作效率降低。事 實上電路封裝時不可能取得理想的整合，尤其是高速/高頻電路必需極力抑制失誤(mismatching)。因此祇能在設計時間盡可能朝理想目標進行設計， 封裝設計所殘留的誤差則利用實體進行檢討，最近利用模擬(simulation)分析作pattern設計與動作確認與電路的優(yōu)化設計，雖然是非常重要的 手段，但是值得注意的是解決問題與改善對策，大部份是仰賴設計者的經驗與知識，也就是說為了使高頻電路能發(fā)揮預期的功能，設計者

11、必需具備很高的知識水平。有關整合度它的表示方式雖然可分為數種，不過一般是使用VSWR與反射系數，VSWR越接近1表示反射越小，電路也就越接近理想狀態(tài)。接著介紹strip line與傳輸線路的數字IC站立時間依存關系。(a)strip line如以上的說明高頻電路的傳輸線路通常都會形成 micro strip line。由于線路是由電感與浮游容量所形成，因此信號線的下方會變成接地面(ground face，)，micro strip line與信號pattern的上下方，則形成電源或是接地面的strip line，它的結構與特性如圖6所示。使用strip line可獲得以下優(yōu)點:*由于傳輸線路上

12、可形成穩(wěn)定且不具不連續(xù)點的阻抗，因此傳輸線路上不會發(fā)生反射與linking等波形變動現象。*具有抑制電磁波的放射。*可形成高頻阻抗低ground face。*具有減低信號之間的cross talk(特性阻抗低越低效果越好)。圖6 strip line與micro strip line的特性如果固定組件through hole發(fā)生電流滯留時該部位會產生反射，因此信號傳輸時對信號質量要求極高得模擬電路等部位必需格外謹慎處 理。利用模擬電路處理微弱信號時則必需注意信號level的差異，如果因物理位置關系偏離或是高速數字信號之間的失真造成問題時，就需在信號之間實施接地 線等對策。如圖6所示strip

13、line的特性取決于線路的寬度、誘導體的厚度與誘導率，因此可配合電路組件設計特性阻抗?；诔杀镜目紤]設計特性阻抗時通常是使用雙面基板，不過雙面基 板不易形成接地，因此不得不利用導線pattern作為inductor來設計特性阻抗。適用雙面基板的clock，它的頻率通常局限于數MHz至數十 MHz之間，除此之外使用雙面基板時必需盡量縮短重要部位的導線pattern長度。clock的頻率超過上述范圍時，可能會發(fā)生over shoot、under shoot等不整合特有的現象，因此觀察波形消弭造成組件劣化與誤動作的原因，乃是非常重要的手段之一。此外由于不易取得低阻抗的電源與接地面，經常造成 EMC可

14、靠性測試無法滿足預期目標。因此盡可能加寬雙面基板電源與接地pattern，同時利用表、里pattern盡量增加對向面積，成為常用而且是有 效的對策。不過基板層數的選用仍需根據設計目標與成本，作多方面的檢討才能決定設計方向。(b)數字IC站立時間與傳輸線路的關系圖7是數字IC的站立時間與傳輸線路長度視為分布定數電路時的領域關系。假設線路長度為 ，數字IC的站立時間(或下降時間)為tr(ns) ，信號的傳輸延遲時間為Td(ns/m) ，印刷電路板的誘電率為r 時，作為分布定數電路的長度可用下式表示                     由于圖7就是建立于上式關系，因此由圖可找出即使未視為分布定數電路線時的線路長度與站立時間的關系。例如使用站立時間遲緩