實(shí)驗(yàn)二7段數(shù)碼顯示譯碼器

1、實(shí)驗(yàn)二 7段數(shù)碼顯示譯碼器【實(shí)驗(yàn)?zāi)康摹?. 設(shè)計(jì)七段顯示譯碼器，并在實(shí)驗(yàn)板上驗(yàn)證2. 學(xué)習(xí)Verilog HDL文本文件進(jìn)行邏輯設(shè)計(jì)輸入；3. 學(xué)習(xí)設(shè)計(jì)仿真工具的使用方法；【實(shí)驗(yàn)內(nèi)容】1. 實(shí)現(xiàn)BCD/七段顯示譯碼器的“ Verilog ”語言設(shè)計(jì)。說明：7段顯示譯碼器的輸入為：IN0IN3共5根， 7段譯碼器的邏輯表同學(xué)自行設(shè)計(jì)，要求實(shí)現(xiàn)功能為：輸入“ 015 ”（二進(jìn)制），輸出“ 09F ”（顯示數(shù)碼），輸出結(jié)果應(yīng)在數(shù)碼管（共陰）上顯示出來。2. 使用工具為譯碼器建立一個(gè)元件符號3. 設(shè)計(jì)仿真文件，進(jìn)行驗(yàn)證。4.編程下載并在實(shí)驗(yàn)箱上進(jìn)行驗(yàn)證?！緦?shí)驗(yàn)原理】7段數(shù)碼是純組合電路，通常的小規(guī)模專

2、用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的。為了滿足16進(jìn)制數(shù)的譯碼顯示，利用Verilog譯碼程序在FPGA/CPLD中來實(shí)現(xiàn)。首先要設(shè)計(jì)一段程序，該程序可用case語句表述方法，根據(jù)真值表寫出程序。設(shè)輸入的4位碼為IN3:0,輸出控制7段共陰數(shù)碼管的七位數(shù)據(jù)為led76:0。首先完成7段BCD碼譯碼器的設(shè)計(jì)。本實(shí)驗(yàn)中的7段譯碼管輸出信號led7的7位分別接數(shù)碼管的7個(gè)段，高位在左，低位在右。如當(dāng)LED7輸出為“1101111”時(shí)，數(shù)碼管的7個(gè)段：a,b,c,d,e,f,g分別接1、1、1、1、0、1、1

3、；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“9”?！竟碴帞?shù)碼管】 【程序源代碼】（加注釋）module LED7(IN,led7);input 3:0 IN; /定義LED7的4位數(shù)據(jù)輸入端口output 6:0 led7;/ 定義LED7的7位數(shù)據(jù)輸出端口reg6:0 led7; /定義一個(gè)模塊內(nèi)部的暫存變量led76:0always (IN) begin /主塊開始case(IN)4'b0000: led7<=7'b0111111;/輸入為“0”時(shí), 數(shù)碼管顯示“0”4'b0001: led7<=7'b0000110;/以下同理4'b0010:

4、 led7<=7'b1011011;4'b0011: led7<=7'b1001111;4'b0100: led7<=7'b1100110;4'b0101: led7<=7'b1101101;4'b0110: led7<=7'b1111101;4'b0111: led7<=7'b0000111;4'b1000: led7<=7'b1111111;4'b1001: led7<=7'b1101111;default: led7<

5、;=0; /輸入不在“09”時(shí)，數(shù)碼管顯示“0”endcaseend /主塊結(jié)束endmodule【RLT電路】【仿真和測試結(jié)果】 功能分析：在仿真結(jié)果中，輸入IN采用十進(jìn)制形式，輸出led7采用二進(jìn)制形式。如圖當(dāng)輸入為“1”時(shí)，相應(yīng)的輸出為“0000110”。輸入與輸出的關(guān)系與表4-12 BCD七段譯碼器真值表相對應(yīng)。【管腳分配】分析：圖中輸入為“0011”，其中，“1”對應(yīng)的燈亮，“0”對應(yīng)的燈不亮。LED7相應(yīng)的輸出為“1001111”時(shí)，數(shù)碼管的7個(gè)段：a,b,c,d,e,f,g分別接1、1、1、1、0、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“3”?！緦?shí)驗(yàn)心得和體會(huì)】通過實(shí)驗(yàn),我能將從書本上學(xué)到的知識應(yīng)用于實(shí)踐,學(xué)會(huì)了如何使用Verilog HDL文本文件進(jìn)行邏輯設(shè)計(jì)輸入源程序及仿真工具的使用方法,但在實(shí)驗(yàn)中也遇到了不少問題,多愧老師的指導(dǎo)。同時(shí)，我明白了：在我們遇到不明白