數字電路分頻

1、以下考慮的分頻都是占空比為50%的。要是不要求占空比為50%將更加簡單一些。使用的器件只有異或門和D觸發(fā)器，而且沒有使用觸發(fā)器的置位和清零，更加沒有使用鎖相環(huán)，電路反正是不難，相信熟悉數電的同學都能理解，也許實際信號可能會存在毛刺，但是用VERILOG HDL編寫，在FPGA上實現(xiàn)，運行效果良好(考研的同學考數電，問我怎么奇數分頻，然后自己總結了些方法，要是使用其他門電路，不要求占空比，電路會簡單很多)（獻給武漢工程大學10電子信息工程02班考數電的同學)2、4、8、16 2N分頻，直接使用N個D觸發(fā)器級聯(lián)實現(xiàn)：原理：將D觸發(fā)器的/Q接到D，那么每來一次上升沿輸出端反轉一次，從而實現(xiàn)2分頻1、

2、3、7、15 2N-1分頻，直接使用N個D觸發(fā)器和一個異或門實現(xiàn)：原理：亦采用了D觸發(fā)器的二分頻原理，只是當最高位為0時，時鐘上升沿觸發(fā)信號，當最高位為1，采用的時鐘下降沿觸發(fā)，那么當最中間的上升沿來了后最高位為1，那么緊接著的下降沿也會觸發(fā)信號，從而可以減少一個脈沖，使得實現(xiàn)2N-1次分頻（對電路的不同連接改變的是波形的相位）3分頻：15分頻：實質上該電路后面階段都是二分頻，可見前面都是輸出信號的倍頻成分，因此對該電路而言，第三個觸發(fā)器輸出為7.5分頻，第二個輸出為3.75分頻，第一個為1.875分頻，當然波形可能并不是一個規(guī)則的，只是說在單位時間內，脈沖數目有那么多任意偶數（N）分頻，可以

3、采用N/2個D觸發(fā)器：原理：將第一個觸發(fā)器的D接到最后一個觸發(fā)器的反向輸出端，其他的觸發(fā)器的D接到前級的正向輸出端，所有的時鐘信號接到一起（以下對6分頻為例說明）使用三個D觸發(fā)器（當然也可以使用3分頻后再二分頻，只是多個異或門）三個觸發(fā)器的輸出端Q0 Q1 Q2在每個上升沿后的波形：Q0 Q1 Q2 /Q20 0 0 11 0 0 11 1 0 11 1 1 00 1 1 00 0 1 00 0 0 1可見總共六個狀態(tài)，以Q作為輸出可以滿足六分頻要求，而且占空比為50%任意奇數（2*N-1）分頻可以使用采用N個D觸發(fā)器和一個異或門：原理：同上，將任意Q或/Q（僅僅只是相位不同）接到異或門一端，

4、時鐘接到異或門另外一端，異或門輸出作為總共的時鐘（也是采用在中間時，同時采集了一個脈沖的上下邊沿，從而減少了一個脈沖周期）5分頻為例說明：對信號進行半整數n.5分頻（n>=1, 1.5,2.5，3.5,·······）（因為這些信號倍頻后是原信號的奇數分頻，因此這些信號占空比不可能為50%）采用2組2n+1分頻（相位不能相同）后將兩個信號進行異或可能輸出倍頻信號（相位相差90度，占空比1:1，相位相差180，輸出1，相位相差0，輸出0，此處關鍵是相位的問題）1.5分頻舉例：也許以上方法會消耗過多的門電路：因此可以采用如下方法化簡：1.5分頻： 或，1.5分頻：2.5分頻：3.5分頻：3.5分頻：（該電路最后輸出為7分頻，因此前級（第二個觸發(fā)器）輸出為3.5分頻，理論第一個觸發(fā)器的輸出是3.5的倍頻，即原信號1.75分頻，但是波形明顯不規(guī)則）（因