實(shí)驗(yàn)三74ls139譯碼器實(shí)驗(yàn)

1、實(shí)驗(yàn)三 譯碼器實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、掌握中規(guī)模集成電路譯碼器的工作原理及邏輯功能。2、學(xué)習(xí)譯碼器的靈活應(yīng)用。二、實(shí)驗(yàn)設(shè)備1、SAC-DS4數(shù)字邏輯電路實(shí)驗(yàn)箱 1個2、74LS138 3-8線譯碼器 2片3、74LS20 雙四輸入與非門 1片三、實(shí)驗(yàn)內(nèi)容與步驟（一）測試74LS139的邏輯功能。 圖1 74LS139集成電路引腳圖實(shí)驗(yàn)步驟：1） 接線：按圖1的引腳接線,測試單個24譯碼器的功能（只接74LS139芯片中的一個譯碼器），1B、1A 、1E輸入端接邏輯電平信號，1Y0、1Y1 、1Y2 、1Y3輸出端接指示燈。 ）測試：當(dāng)E=1時，看四個輸出信號的邏輯電平是否全“1”。當(dāng)E=0時，24

2、譯碼器進(jìn)入正常工作狀態(tài)，給1B、1A選擇信號端加不同組合邏輯電平，觀察輸出端1Y0、1Y1 、1Y2 、1Y3所接指示燈的變化，燈亮表示“1”電平，不亮表示“0”電平，請將觀測的最后結(jié)果記錄如下表。表1 24譯碼器邏輯功能表 輸 入 輸 出 E B AY0 Y1 Y2 Y3輸出邏輯關(guān)系式 1 0 0 0 0 0 1 0 1 0 0 1 1 3)利用74LS139譯碼器實(shí)現(xiàn)“同或”門電路Y如下圖2所示連接電路，將實(shí)驗(yàn)結(jié)果填入表中，驗(yàn)證其邏輯關(guān)系。是否符合“同或”邏輯門電路的邏輯關(guān)系。圖2 用74LS139譯碼器實(shí)現(xiàn)“同或”邏輯門電路接線圖和真值4).利用74LS139譯碼器實(shí)現(xiàn)“異或”門電路 Y

3、如下圖3所示連接電路，將實(shí)驗(yàn)結(jié)果填入表中，驗(yàn)證其邏輯關(guān)系。是否符合“異或”邏輯門電路的邏輯關(guān)系。 Y 圖3 用74LS139譯碼器實(shí)現(xiàn)“異或”邏輯門電路接線圖和真值二、用74LS139集成電路將24譯碼器擴(kuò)展成38譯碼器。1)接線：擴(kuò)展的38譯碼器邏輯電路如圖34所示。按圖34連線，A 、B 、C輸入端接實(shí)驗(yàn)板電平信號，Y0 Y7接到指示燈。 圖4 用74LS139集成電路將24譯碼器擴(kuò)展成38譯碼器電路圖2).測試：按真值表4給擴(kuò)展的38譯碼器輸入端送入不同組合的邏輯電平，將輸出端顯示的邏輯電平填入表中，燈亮表示“1”電平，燈滅表示“0”電平。 表4 38譯碼器真值表輸 入 輸 出C B A

4、 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 13). 寫出38譯碼器輸出邏輯關(guān)系式： Y0= Y1= Y2= Y3= Y4= Y5= Y6= Y7= 4).利用38譯碼器實(shí)現(xiàn)3輸入多數(shù)表決器。要求3個輸入A、B、C中有2個和3個為1時，輸出Y為高電平，否則Y為低電平。根據(jù)3輸入多數(shù)表決器的要求，可以有兩種方案來實(shí)現(xiàn)。a.采用“與非”門來實(shí)現(xiàn)。圖5 多數(shù)表決器 表5從38譯碼器輸出邏輯關(guān)系式可以得到表決器的輸出為：Y=如圖5所示，根據(jù)不同的輸入值獲得相應(yīng)的Y把結(jié)果記錄如下表5b.采用“或”門來實(shí)現(xiàn)，從38譯碼器輸出邏輯關(guān)系式可以得到表決器的輸出為： Y=寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形