東北大學(xué)秦皇島分校組成原理課設(shè)2015年

1、東北大學(xué)秦皇島分校計(jì)算機(jī)與通信工程學(xué)院計(jì)算機(jī)組成原理課程設(shè)計(jì)專業(yè)名稱計(jì)算機(jī)科學(xué)與技術(shù)班級(jí)學(xué)號(hào)學(xué)生姓名指導(dǎo)教師設(shè)計(jì)時(shí)間2013.12.232014.1.3專業(yè)：計(jì)算機(jī)與通信工程學(xué)院 學(xué)號(hào)： 姓名（簽名）： 設(shè)計(jì)題目：指令系統(tǒng)及地址譯碼器一、 設(shè)計(jì)實(shí)驗(yàn)條件808實(shí)驗(yàn)室二、設(shè)計(jì)任務(wù)及要求 1. 指令：19、27、32、36號(hào)指令； 2. 地址譯碼器； 3. 帶異步清零和計(jì)數(shù)使能的十進(jìn)制計(jì)數(shù)器。三、設(shè)計(jì)報(bào)告的內(nèi)容1設(shè)計(jì)題目與設(shè)計(jì)任務(wù)題目：指令系統(tǒng)及地址譯碼器設(shè)計(jì)任務(wù)：1. 指令：19、27、32、36號(hào)指令；2. 地址譯碼器；3. 帶異步清零和計(jì)數(shù)使能的十進(jìn)制計(jì)數(shù)器。2前言融會(huì)貫通計(jì)算機(jī)組成原理課程的

2、內(nèi)容，通過知識(shí)的綜合運(yùn)用，加深對(duì)計(jì)算機(jī)系統(tǒng)各個(gè)模塊的工作原理及相互聯(lián)系的認(rèn)識(shí)；學(xué)習(xí)運(yùn)用VHDL進(jìn)行FPGA/CPLD設(shè)計(jì)的基本步驟和方法，熟悉EDA的設(shè)計(jì)、模擬調(diào)試工具的使用，體會(huì)FPGA/CPLD技術(shù)相對(duì)于傳統(tǒng)開發(fā)技術(shù)的優(yōu)點(diǎn)；培養(yǎng)科學(xué)研究的獨(dú)立工作能力，取得工程設(shè)計(jì)與組裝調(diào)試的實(shí)踐經(jīng)驗(yàn)。3設(shè)計(jì)主體3.1模型機(jī)設(shè)計(jì)1. 指令系統(tǒng)設(shè)計(jì)：第19號(hào)指令：助記符：SUBC  A,  MM 格式：操作碼和地址碼。 功能：從累加器A中減去寄存器MM地址的值，減進(jìn)位。 尋址方式：寄存器直接尋址。 第27號(hào)指令：助記符：OR A, MM 格式：操作碼和地址碼。 功能：累加器A“或”存儲(chǔ)器M

3、M地址的值 尋址方式：寄存器直接尋址。第32號(hào)指令：助記符：MOV A, #II 格式：操作碼和地址碼。 功能：將立即數(shù)II送到累加器A中 尋址方式：立即數(shù)尋址第36號(hào)指令：助記符：MOV R?, #II 格式：操作碼和地址碼。 功能：將立即數(shù)II送到寄存器R?中 尋址方式：立即數(shù)尋址2. 模型機(jī)硬件設(shè)計(jì)：題目：地址譯碼器圖 Error! Main Document Only. 地址譯碼器功能：是將二進(jìn)制代碼所表示的相應(yīng)信號(hào)“翻譯”出來并且制定改址區(qū)域。3. 邏輯電路設(shè)計(jì)：題目：帶異步清零和計(jì)數(shù)使能的十進(jìn)制計(jì)數(shù)器圖 Error! Main Document Only. 帶異步清零和計(jì)數(shù)使能的十

4、進(jìn)制計(jì)數(shù)器功能：輸出端cout根據(jù)Q(計(jì)數(shù)00001001)而判斷是否進(jìn)位，從而實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)器功能。3.2系統(tǒng)設(shè)計(jì)3.2.1 模型機(jī)邏輯框圖圖 Error! Main Document Only. 整體邏輯框圖圖 Error! Main Document Only. 芯片引腳邏輯框圖圖 5 CPU 邏輯框圖3.2.2 微操作控制信號(hào)1、XRD ： 外部設(shè)備讀信號(hào)，當(dāng)給出2了外設(shè)的地址后，輸出此信號(hào)，從指定外設(shè)讀數(shù)據(jù)。2、EMWR： 程序存儲(chǔ)器EM寫信號(hào)。3、EMRD： 程序存儲(chǔ)器EM讀信號(hào)。4、PCOE： 將程序計(jì)數(shù)器PC的值送到地址總線ABUS上(MAR)。5、EMEN： 將程序存儲(chǔ)器EM

5、與數(shù)據(jù)總線DBUS接通，由EMWR和EMRD 決定是將DBUS數(shù)據(jù)寫到EM中，還是從EM讀出數(shù)據(jù)送到DBUS。6、IREN： 將程序存儲(chǔ)器EM讀出的數(shù)據(jù)打入指令寄存器IR。7、EINT： 中斷返回時(shí)清除中斷響應(yīng)和中斷請(qǐng)求標(biāo)志，便于下次中斷。8、ELP： PC打入允許，與指令寄存器IR3、IR2位結(jié)合，控制程序跳轉(zhuǎn)。9、FSTC：進(jìn)位置1，CY=110、 FCLC：進(jìn)位置0，CY=011、MAREN：將地址總線ABUS上的地址打入地址寄存器MAR。12、MAROE：將地址寄存器MAR的值送到地址總線ABUS上。13、OUTEN：將數(shù)據(jù)總線DBUS上數(shù)據(jù)送到輸出端口寄存器OUT里。14、STEN：

6、 將數(shù)據(jù)總線DBUS上數(shù)據(jù)存入堆棧寄存器ST中。15、 RRD： 讀寄存器組R0-R3，寄存器R?的選擇由指令的最低兩位決定。16、 RWR： 寫寄存器組R0-R3，寄存器R?的選擇由指令的最低兩位決定。17、 CN： 決定運(yùn)算器是否帶進(jìn)位移位，CN=1帶進(jìn)位，CN=0不帶進(jìn)位。18、 FEN： 將標(biāo)志位存入ALU內(nèi)部的標(biāo)志寄存器。19、 WEN： 將數(shù)據(jù)總線DBUS的值打入工作寄存器W中。20、 AEN： 將數(shù)據(jù)總線DBUS的值打入累加器A中。21-23: X2 X0 ： X2、X1、X0三位組合來譯碼選擇將數(shù)據(jù)送到DBUS上的寄存器。 24-26: S2 S0 ： S2、S1、S0三位組合

7、決定ALU做何種運(yùn)算。3.2.3 指令執(zhí)行流程第19、27、32、36號(hào)指令用表格表示如下：表 1 指令流程表編編號(hào)助 記 符功 能機(jī) 器 碼周 期 總 數(shù) CT節(jié) 拍 數(shù)微 操 作控 制 信 號(hào)涉 及 的 硬 件1_FATCH_取指令000000XX010T2PCMARPCOE MARENPC, MAR , EM, W , IRT1EMWEMEN EMRD WENT0WIRPC + 1IREN19SUBC A, EM從累加器A中減去存儲(chǔ)器的值,帶進(jìn)位010010XX110T6PCMARPC+1PC PCOE,EMRD, MARENPC, MAR, EM, W, A,ALU, FT5 EMMA

8、REMEN,EMRD,MARENT4EMWEMEN,EMRD,WENT3ALU(A-W)AS=101,AEN,CN=1,FEN27OR A, EM累加器A“或”存儲(chǔ)器EM地址的值011010XX110T6 PCMARPCOE,MARENPC, MAR, EM, W, A,ALU, FT5EMMARPC+1PC EMEN,EMRD, MARENT4EMWEMEN,EMRD,WENT3ALU(A-W)AS=010,AEN,CN=1,FEN32MOV A, #II將立即數(shù)II送到累加器A中011111XX101T5PCMARPCOE MARENPC, MAR, EM, W, A,ALUT4EMWEM

9、EN,EMRD,WENT3WAAEN36MOV R?, #II將立即數(shù)II送到寄存器R?中100011XX101T5PCMARPCOE MARENPC, MAR, EM, W, DBUS, RT4EMWPC+1PCEMEN,EMRD,WENT3WRX2X0,RWD圖 Error! Main Document Only. 第1號(hào)指令流程圖圖 Error! Main Document Only. 第19號(hào)指令圖圖 Error! Main Document Only. 第27號(hào)指令流程圖圖 10第36號(hào)程圖圖 9 第32流程圖3.3系統(tǒng)實(shí)現(xiàn)模型機(jī)實(shí)現(xiàn)（1）邏輯電路的圖形符號(hào)表示、功能圖 Error!

10、 Main Document Only. 地址譯碼器、功能描述：是將二進(jìn)制代碼所表示的相應(yīng)信號(hào)“翻譯”出來并且制定改址區(qū)域。（2）系統(tǒng)實(shí)現(xiàn)library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VC

11、omponents.all;entity addressDecoder is Port ( address : in STD_LOGIC_VECTOR(15 DOWNTO 0); ram : out STD_LOGIC; rom : out STD_LOGIC);end addressDecoder;architecture Behavioral of addressDecoder isbeginRAM <='1' WHEN( address >= x"0000" and address <= x"3FFF")else

12、'0'ROM <='1' when(Address >= x"4000" and Address <= x"FFFF")else '0'end Behavioral;圖 Error! Main Document Only.帶異步清零和計(jì)數(shù)使能的十進(jìn)制計(jì)數(shù)器2. 邏輯電路設(shè)計(jì)（1）邏輯電路的圖形符號(hào)表示、功能功能：輸出端cout根據(jù)Q(計(jì)數(shù)00001001)而判斷是否進(jìn)位，從而實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)器功能。（2）系統(tǒng)實(shí)現(xiàn)library IEEE;use IEEE.STD_LOGIC_1164.ALL

13、;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity counter is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; en : in STD_LOGIC; Q : BUFFER

14、STD_LOGIC_VECTOR (3 downto 0); cout : out STD_LOGIC);end counter;architecture Behavioral of counter isbeginprocess(clk,rst,en)beginif (rst = '1') then Q <="0000"elsif (clk'event and clk='1')thenif (en = '1') thenif (Q < "1001") then Q <= Q + 1

15、;else Q <= "0000"end if;end if;end if;end process;cout <= '1' when Q <= "1001"else '0' end Behavioral;3.3系統(tǒng)測(cè)試（一）模型機(jī)測(cè)試（地址譯碼器）1. 功能仿真仿真過程如下：l 在sources窗口處右擊，加入新的源文件l 創(chuàng)建波形仿真激勵(lì)文件.tbw：選Test Bench Waveform，并輸入文件名test_addressl 初始化時(shí)鐘周期及相關(guān)參數(shù)finashl 右側(cè)會(huì)出現(xiàn) .tbw文件窗口，設(shè)

16、置輸入引腳的值，存盤l 左側(cè)sources窗口選擇“behavioral simulation”,下面processes窗口會(huì)自動(dòng)出現(xiàn)"Modelsim Simulator"圖 Error! Main Document Only.地址譯碼器仿真線輸出結(jié)果l 雙擊其中的“Simulate behavioral model”會(huì)自動(dòng)調(diào)用“Modelsim ”進(jìn)行仿真，觀察波形窗口，觀察是否正確通過仿真證實(shí)：上述程序能夠?qū)崿F(xiàn)地址譯碼器當(dāng)address(150)=0000 0000 0000 0001時(shí),圖中可以看出RAM=1,此時(shí)地址傳到了RAM中。當(dāng)address(150)=01

17、11 0100 0000 0000時(shí)，圖中可以看出ROM=1,此時(shí)地址傳到了ROM中。圖 Error! Main Document Only. 地址譯碼器RTL級(jí)邏輯電路2. RTL級(jí)邏輯電路（二）硬件測(cè)試（帶異步清零和計(jì)數(shù)使能的十進(jìn)制計(jì)數(shù)器）1、功能仿真仿真過程如下：l sources窗口處右擊，加入新的源文件l 創(chuàng)建波形仿真激勵(lì)文件.tbw：選Test Bench Waveform，并輸入文件名 test_counterl 初始化時(shí)鐘周期及相關(guān)參數(shù)finashl 右側(cè)會(huì)出現(xiàn) .tbw文件窗口，設(shè)置輸入引腳的值，存盤l 左側(cè)sources窗口選擇“behavioral simulation”

18、,下面processes窗口會(huì)自動(dòng) 出現(xiàn)"Modelsim Simulator"l 雙擊其中的“Simulate behavioral model”會(huì)自動(dòng)調(diào)用“Modelsim ”進(jìn)行仿圖 Error! Main Document Only.十進(jìn)制計(jì)數(shù)器仿真線輸出結(jié)果真，觀察波形窗口，觀察是否正確仿真證實(shí)：所設(shè)計(jì)的十進(jìn)制計(jì)數(shù)器能實(shí)現(xiàn)計(jì)數(shù)功能,并且能夠?qū)崿F(xiàn)異步清零并帶有使能端。例如圖中，當(dāng)rst 1，Q = 0000,當(dāng)重置 rst = 0 ,使能 en = 1,每當(dāng)上升沿時(shí)，便有Q 自加 1。2、RTL級(jí)邏輯電路圖 14 十進(jìn)制計(jì)數(shù)器RTL級(jí)邏輯電路4結(jié)束語通過此次課程設(shè)計(jì)我學(xué)習(xí)到了運(yùn)用VH