七段LED數(shù)碼管顯示電路設(shè)計(jì)

1、實(shí)驗(yàn)七 七段LED數(shù)碼管顯示電路設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?.學(xué)習(xí)EDA軟件的基本操作2.學(xué)習(xí)使用原理圖進(jìn)行設(shè)計(jì)輸入3.初步掌握軟件輸入、編譯、仿真和編程的過(guò)程4.學(xué)習(xí)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的使用方法二 、實(shí)驗(yàn)說(shuō)明 本實(shí)驗(yàn)通過(guò)七段LED數(shù)碼管顯示電路的設(shè)計(jì)，初步掌握EDA設(shè)計(jì)方法中的設(shè)計(jì)輸入、編譯、綜合、仿真和編程的基本過(guò)程。七段LED數(shù)碼管顯示電路有四個(gè)數(shù)據(jù)輸入端（D0-D3），七個(gè)數(shù)據(jù)輸出端(A-G。三 、實(shí)驗(yàn)要求1、完成七段LED數(shù)碼管顯示電路的原理圖輸入并進(jìn)行編譯 2、對(duì)設(shè)計(jì)的電路經(jīng)行仿真驗(yàn)證3、編程下載并在實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)上驗(yàn)證設(shè)計(jì)結(jié)果四 、實(shí)驗(yàn)步驟1、 新建工程2、 新建Verilo

2、g HDL文件3、 在文本輸入窗口鍵入代碼4、 保存HDL文件5、 編譯文件直至沒(méi)有錯(cuò)誤6、 新建波形文件7、 添加觀察信號(hào)8、 添加輸入激勵(lì)，保存波形文件9、 功能仿真七段LED數(shù)碼管顯示電路真值表：輸入D3D2D1D0GFEDCBA000000111111100010000110200101011011300111001111401001100110501011101101601101111101701110001111810001111111910011101111A10101110111B10111111100C11001111001D110111011110E11101111001F

3、11111110001五、電路原理圖啊Verilog代碼描述：module qiduan(data_in,data_out;input 3:0data_in;output 6:0data_out;reg 6:0data_out;always (data_inbegincasex(data_in4'b0000:data_out<=7'b0111111;4'b0001:data_out<=7'b0000110;4'b0010:data_out<=7'b1011011;4'b0011:data_out<=7'b1

4、001111;4'b0100:data_out<=7'b1100110;4'b0101:data_out<=7'b1101101;4'b0110:data_out<=7'b1111100;4'b0111:data_out<=7'b0000111;4'b1000:data_out<=7'b1111111;4'b1001:data_out<=7'b1100111;4'b1010:data_out<=7'b1110111;4'b1011:d

5、ata_out<=7'b1111100;4'b1100:data_out<=7'b0111001;4'b1101:data_out<=7'b1011110;4'b1110:data_out<=7'b1111001;4'b1111:data_out<=7'b1110001;default:data_out<=7'b0000000;endcaseendendmodule 仿真波形：六、實(shí)驗(yàn)體會(huì)七段LED數(shù)碼管顯示電路是常用的數(shù)碼管之一，它有四個(gè)數(shù)據(jù)輸入端（D0-D3），七個(gè)數(shù)據(jù)輸出端(A-G。通過(guò)七段LED數(shù)碼管