第五章時序邏輯電路的概念與原理及實際應(yīng)用

1、第第5 5章章 時序邏輯電路時序邏輯電路第第5 5章章 時序邏輯電路時序邏輯電路5.1 5.1 概概 述述5.1.1 5.1.1 時序邏輯電路的特點時序邏輯電路的特點 從時序邏輯電路的特點可知，因為時序邏輯電路能將電路的狀態(tài)存儲起來，所以時序邏輯電路一般由組合電路和存儲電路兩部分構(gòu)成，如圖5.1所示。第第5 5章章 時序邏輯電路時序邏輯電路圖5.1 時序邏輯電路的結(jié)構(gòu)框圖第第5 5章章 時序邏輯電路時序邏輯電路5.1.2 5.1.2 時序邏輯電路的表示方法時序邏輯電路的表示方法 時序邏輯電路的邏輯功能可用邏輯函數(shù)式、狀態(tài)轉(zhuǎn)換表、狀態(tài)轉(zhuǎn)換圖及時序圖等方法表示，這些表示方法在本質(zhì)上是相同的，可以相

2、互轉(zhuǎn)換。 時序邏輯電路的邏輯函數(shù)式包括時序邏輯電路輸出信號的邏輯表達式，稱為輸出方程；各個觸發(fā)器輸入端信號的邏輯表達式，稱為驅(qū)動方程；各個觸發(fā)器次態(tài)輸出的邏輯表達式，稱為輸出方程。第第5 5章章 時序邏輯電路時序邏輯電路5.1.3 5.1.3 時序邏輯電路的分類時序邏輯電路的分類 觸發(fā)器按觸發(fā)脈沖輸入方式的不同，時序電路可分為同步時序電路和異步時序電路。同步時序電路是指各觸發(fā)器狀態(tài)的變化受同一個時鐘脈沖控制；而異步時序電路中，時鐘脈沖只觸發(fā)部分觸發(fā)器，其余觸發(fā)器則是由電路內(nèi)部信號觸發(fā)的。 按照邏輯功能劃分，時序邏輯電路有計數(shù)器、寄存器、順序脈沖發(fā)生器等；按能否編程劃分，有可編程和不能編程時序邏

3、輯電路之分；按使用的開關(guān)元件類型劃分，又有TTL時序電路和CMOS時序電路之分。第第5 5章章 時序邏輯電路時序邏輯電路5.2 5.2 時序電路的分析方法時序電路的分析方法5.2.1 5.2.1 基本分析步驟基本分析步驟 分析時序電路的目的是確定已知電路的邏輯功能和工作特點。具體步驟如下。1. 寫相關(guān)方程式 根據(jù)給定的邏輯電路圖寫出電路中各個觸發(fā)器的時鐘方程、驅(qū)動方程、狀態(tài)方程和輸出方程等。第第5 5章章 時序邏輯電路時序邏輯電路1) 時鐘方程 時序電路中各個觸發(fā)器CP脈沖的邏輯關(guān)系。2) 驅(qū)動方程 時序電路中各個觸發(fā)器的輸入信號之間的邏輯關(guān)系。 3) 狀態(tài)方程 將驅(qū)動方程代入相應(yīng)觸發(fā)器的特性

4、方程中，便得到該觸發(fā)器的狀態(tài)方程，時序邏輯電路的狀態(tài)方程由各觸發(fā)器次態(tài)的邏輯表達式組成。4) 輸出方程 時序電路的輸出邏輯表達式，通常為現(xiàn)態(tài)和輸入信號的函數(shù)。若無輸出時此方程可省略。第第5 5章章 時序邏輯電路時序邏輯電路2. 求出對應(yīng)狀態(tài)值 1) 列狀態(tài)表將電路輸入信號和觸發(fā)器現(xiàn)態(tài)的所有取值組合代入相應(yīng)的狀態(tài)方程，求得相應(yīng)觸發(fā)器的次態(tài)，列表得出。 2) 畫狀態(tài)圖反映時序電路狀態(tài)轉(zhuǎn)換規(guī)律及相應(yīng)輸入、輸出信號取值情況的幾何圖形。 3) 畫時序圖反映輸入、輸出信號及各觸發(fā)器狀態(tài)的取值在時間上對應(yīng)關(guān)系的波形圖。第第5 5章章 時序邏輯電路時序邏輯電路3. 總結(jié)歸納上述分析結(jié)果，確定時序電路的功能。第

5、第5 5章章 時序邏輯電路時序邏輯電路5.2.2 5.2.2 分析舉例分析舉例【例【例5-15-1】試分析圖5.2所示電路的邏輯功能，并畫出狀態(tài)轉(zhuǎn)換圖和時序圖。由圖5.2所示電路可以看出，時鐘脈沖CP加在每個觸發(fā)器的時鐘脈沖輸入端上。因此，它是一個同步時序邏輯電路。解：解：(1) 寫方程式。 輸出方程：2nYQ(5-1)第第5 5章章 時序邏輯電路時序邏輯電路圖5.2 例5-1電路第第5 5章章 時序邏輯電路時序邏輯電路驅(qū)動方程:020110201211nnnnJQKJKQJQ QK，第第5 5章章 時序邏輯電路時序邏輯電路10000020020111111010112222201200121

6、1nnnnnnnnnnnnnnnnnnnnnnnnnQJ QK QQ QQQ QQJ QK QQ QQ QQJ QK QQ Q QQQ Q Q (5-3)狀態(tài)方程：將驅(qū)動方程式代入JK觸發(fā)器的特性方程便得電路的狀態(tài)方程為:11nnnQJQKQ第第5 5章章 時序邏輯電路時序邏輯電路0Y 設(shè)電路的原態(tài)為 ，代入式(5-1)和式(5-2)中進行計算后得 和 ，這說明輸入第1個計數(shù)脈沖后，電路的狀態(tài)由000翻到001，然后再將001當(dāng)作原態(tài)，即 ，代入上述兩式中進行計算后得 和 ，即輸入第2個CP脈沖后，電路狀態(tài)由001翻到010。以此類推，可求得如表5.1所示的狀態(tài)轉(zhuǎn)換真值表。210000nnnQ

7、 Q Q0Y 111210001nnnQQQ210001nnnQ Q Q111210010nnnQQQ(2) 列狀態(tài)轉(zhuǎn)換真值表。第第5 5章章 時序邏輯電路時序邏輯電路 2個CP脈沖后，電路狀態(tài)由001翻到010。以此類推，可求得如表5.1所示的狀態(tài)轉(zhuǎn)換真值表。 第第5 5章章 時序邏輯電路時序邏輯電路(3) 功能說明。 由表5.1可以看出。圖5.2所示電路在輸入第5個計數(shù)脈沖CP后，返回原來的狀態(tài)，同時輸出端 輸出一個進位脈沖。因此，圖5.2所示電路為同步五進制計算器。(4) 畫狀態(tài)轉(zhuǎn)換圖和時序圖。 根據(jù)表5.1可畫出圖5.3(a)所示的狀態(tài)轉(zhuǎn)換圖。圖中的圓圈內(nèi)表示電路的一個狀態(tài)，即3個觸發(fā)

8、器的狀態(tài)，箭頭表示電路狀態(tài)的轉(zhuǎn)換方向。Y為輸出值。圖5.3(b)所示為根據(jù)表5.1畫出的時序圖。第第5 5章章 時序邏輯電路時序邏輯電路(a) 狀態(tài)轉(zhuǎn)換圖 (b) 時序圖 圖5.3 例5-1解圖第第5 5章章 時序邏輯電路時序邏輯電路 計數(shù)器按照CP脈沖的輸入方式可分為同步計數(shù)器和異步計數(shù)器；計數(shù)器按照計數(shù)規(guī)律可分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器；計數(shù)器按照計數(shù)的進制可分為二進制計數(shù)器( )和非二進制計數(shù)器( )，其中， 代表計數(shù)器的進制數(shù)， 代表計數(shù)器中觸發(fā)器的個數(shù)。NnNnNn5.3 5.3 計數(shù)器計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路5.3.1 5.3.1 同步計數(shù)器同步計數(shù)

9、器同步二進制計數(shù)器1) 同步二進制加法計數(shù)器 圖5.4所示為由JK觸發(fā)器組成的4位同步二進制加法計數(shù)器，下降沿觸發(fā)。下面分析它的工作原理。第第5 5章章 時序邏輯電路時序邏輯電路（1）寫相關(guān)方程式。 驅(qū)動方程為:第第5 5章章 時序邏輯電路時序邏輯電路圖5.4 同步二進制計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路狀態(tài)方程： 將驅(qū)動方程代入JK觸發(fā)器的狀態(tài)方程便得到電路的狀態(tài)方程為：第第5 5章章 時序邏輯電路時序邏輯電路(3) 畫出狀態(tài)轉(zhuǎn)換圖(見圖5.5)和時序圖(見圖5.6)。設(shè)電路的原態(tài)為 ，代入式(5-5)得到 ，這說明輸入第一個計數(shù)脈沖后，電路的狀態(tài)由0000翻轉(zhuǎn)到0001。然后再

10、將0001當(dāng)作現(xiàn)態(tài)，及 ，代入式(5-5)得到 ，即輸入第二個脈沖CP后，電路的狀態(tài)由0001翻轉(zhuǎn)到0010。其余類推。由此可求得表5.2所示的狀態(tài)轉(zhuǎn)換真值表。32100000nnnnQ Q Q Q111132100001nnnnQQQQ32100001nnnnQ Q Q Q111132100010nnnnQQQQ(2) 求出對應(yīng)狀態(tài)值，列狀態(tài)轉(zhuǎn)換真值表。第第5 5章章 時序邏輯電路時序邏輯電路第第5 5章章 時序邏輯電路時序邏輯電路圖5.5 4位同步二進制計數(shù)器的狀態(tài)轉(zhuǎn)換圖第第5 5章章 時序邏輯電路時序邏輯電路圖5.6 4位同步二進制計數(shù)器的時序圖第第5 5章章 時序邏輯電路時序邏輯電路

11、歸納分析結(jié)果， 確定該時序電路的邏輯功能。從時鐘方程可知該電路是同步時序電路。從狀態(tài)圖可知，隨著CP脈沖的遞增，觸發(fā)器輸出 值是遞增的，且經(jīng)過16個CP脈沖完成一個循環(huán)過程。第第5 5章章 時序邏輯電路時序邏輯電路74LS161是一種同步4位二進制加法集成計數(shù)器。其管腳的排列如圖5.7所示，圖中 為同步置數(shù)控制端， 為異步置零控制端， 和 為計數(shù)控制端， 為并行數(shù)據(jù)輸入端， 為輸出端，CO為進位輸出端。LDCRPCTTCT0D3D0Q3Q第第5 5章章 時序邏輯電路時序邏輯電路圖5.7 74LS161管腳排列第第5 5章章 時序邏輯電路時序邏輯電路74LS161邏輯功能如表5.3所示。第第5

12、5章章 時序邏輯電路時序邏輯電路當(dāng)復(fù)位端 時，輸出 全為零，實現(xiàn)異步清除功能(又稱復(fù)位功能)。當(dāng) =1，預(yù)置控制端 =0，在輸入時鐘脈沖CP上升沿的作用下， ，實現(xiàn)同步預(yù)置數(shù)功能。當(dāng) 且 時，輸出 保持不變。 當(dāng) 時，在輸入時鐘脈沖CP上升沿的作用下，計數(shù)器才開始加法計數(shù)，實現(xiàn)計數(shù)功能。CR03210nnnnQ Q Q QCRLD3210Q Q QQ 3210D D D DCRLD1PTCTCT03210Q Q QQPTCRLDCTCT1第第5 5章章 時序邏輯電路時序邏輯電路2. 同步十進制計數(shù)器1) 同步十進制加法計數(shù)器 圖5.8所示為同步十進制加法計數(shù)器的邏輯電路。由圖5.8可知，組成該

13、計數(shù)器的是4個下降沿觸發(fā)的JK觸發(fā)器。由于各個觸發(fā)器的時鐘脈沖信號都統(tǒng)一連接在CP上，所以這是一個同步計數(shù)器。輸出方程為：3210nnnnCQ Q Q Q001JK001JK10nKQ2201nnJKQ Q3012nnnJQ Q Q30nKQ驅(qū)動方程為：第第5 5章章 時序邏輯電路時序邏輯電路根據(jù)以上狀態(tài)方程，列出該計數(shù)器的狀態(tài)表，如表5.4所示。將以上驅(qū)動方程代入JK觸發(fā)器的特性方程 ，得狀態(tài)方程為：1nnnQJQKQ122222012012nnnnnnnnnQJ QK QQ Q QQ Q Q133333012303nnnnnnnnnQJ QK QQ Q Q QQ Q122222102102

14、nnnnnnnnnQJ QK QQ Q QQ Q Q133333210303nnnnnnnnnQJ QK QQ Q Q QQ Q第第5 5章章 時序邏輯電路時序邏輯電路圖5.8 同步十進制加法計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路第第5 5章章 時序邏輯電路時序邏輯電路根據(jù)狀態(tài)表畫出該計數(shù)器的狀態(tài)圖，如圖5.9所示。圖5.9 同步十進制加法計數(shù)器的狀態(tài)圖第第5 5章章 時序邏輯電路時序邏輯電路 由圖5.9所示的狀態(tài)圖可以看出，該計數(shù)器的有效狀態(tài)為00001001，共有10個，在有效狀態(tài)內(nèi)計數(shù)器是按照8421碼進行加法計數(shù)的。從圖5.9還可以看出，10101111這6個狀態(tài)為無效狀態(tài)，并

15、且從任意一個無效狀態(tài)開始，都能回到有效狀態(tài)，所以電路具有自啟動能力。 圖5.10所示為圖5.8的同步十進制加法計數(shù)器的時序圖。從初始狀態(tài)0000開始，經(jīng)過9個有效的CP脈沖(下降沿)后，計數(shù)器返回到原來的狀態(tài)，并且輸出C為1，在第10個CP下降沿到來后，輸出C由1變?yōu)?。可以利用C的這一下降沿作為向高位計數(shù)器的進位信號。第第5 5章章 時序邏輯電路時序邏輯電路圖5.10 同步十進制加法計數(shù)器的時序圖第第5 5章章 時序邏輯電路時序邏輯電路2) 集成同步二進制計數(shù)器74LS160 74LS160是一種同步十進制加法集成計數(shù)器。其管腳排列和功能與74LS161相同，如圖5.9及表5.4所示。所不同

16、的僅在于74LS160是十進制計數(shù)器，而74LS161是十六進制計數(shù)器。第第5 5章章 時序邏輯電路時序邏輯電路3. 同步任意進制計數(shù)器 常見的計數(shù)器芯片在計數(shù)進制上只做成應(yīng)用較廣的幾種類型，如十進制、十六進制、7位二進制、12位二進制、14位二進制等。在需要其他任意一種進制的計數(shù)器時，只能用已有的計數(shù)器產(chǎn)品經(jīng)外電路的連接方式得到。第第5 5章章 時序邏輯電路時序邏輯電路假定已有的是 進制計數(shù)器，而需要得到M進制計數(shù)器。分為MN兩種情況考慮。1) 當(dāng)MN時在 進制計數(shù)器的順序計數(shù)過程中，若設(shè)法使之跳躍N-M個狀態(tài)，就可以得到 進制計數(shù)器。(1) 直接清零法。直接清零法是利用芯片的復(fù)位端 和“與

17、非”門，將 所對應(yīng)的輸出二進制代碼中等于1的輸出端，通過“與非”門反饋到集成芯片的復(fù)位端 ，使輸出回零。設(shè)N進制計數(shù)器，當(dāng)它從全0狀態(tài)S0開始計數(shù)并接收了M個計數(shù)脈沖以后，電路進入SM狀態(tài)。當(dāng)電路一進入SM狀態(tài)，則立即產(chǎn)生一個置零信號加到計數(shù)器的置零輸入端，則計數(shù)器將返回S0狀態(tài)(該過程為非常短的瞬間，且其中不需要CRCR第第5 5章章 時序邏輯電路時序邏輯電路 信號脈沖，故SM 不在M進制計數(shù)器的循環(huán)狀態(tài)中) ，這樣就可以跳過 N-M 個狀態(tài)而得到M進制計數(shù)器了，置零法狀態(tài)圖如圖5.11所示。圖5.11 置零法狀態(tài)圖第第5 5章章 時序邏輯電路時序邏輯電路例如，用74LS161芯片構(gòu)成十進制

18、計數(shù)器，令 ，因為N=10，其對應(yīng)的二進制代碼為1010，將輸出端 和 通過“與非”門接至74LS161的復(fù)位端 ，電路如圖5.12所示，實現(xiàn)N值反饋清零法。該方法適用于有置零輸入端的計數(shù)器。PTCRLDCTCT13Q1QCR第第5 5章章 時序邏輯電路時序邏輯電路當(dāng) 時，計數(shù)器輸出復(fù)位清零。因 ，故由0變1時，計數(shù)器開始加法計數(shù)。當(dāng)?shù)?0個CP脈沖輸入時， ，“與非”門的輸出為0，即 ，使計數(shù)器復(fù)位清零，“與非”門的輸出變?yōu)?，即 時，計數(shù)器又開始重新計數(shù)。極短的瞬間，且不需要脈沖信號，因此1010不在循環(huán)狀態(tài)中。CR031CRQ Q32101010Q Q Q Q CR0CR0第第5 5章章

19、 時序邏輯電路時序邏輯電路圖5.12 直接清零法構(gòu)成十進制計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路 (b) 計數(shù)過程(即狀態(tài)圖)圖5.12 直接清零法構(gòu)成十進制計數(shù)器(續(xù))第第5 5章章 時序邏輯電路時序邏輯電路(2) 預(yù)置數(shù)法。 而預(yù)置數(shù)法利用的是芯片的預(yù)置控制端 和預(yù)置輸入端 ，因是同步預(yù)置數(shù)端，所以只能采用N-1值反饋法。N進制同步式預(yù)制數(shù)計數(shù)器，當(dāng)它從全0狀態(tài)S0開始計數(shù)接收到i+1個計數(shù)脈沖時，電路進入Si狀態(tài)。一進入Si狀態(tài)，則電路立即處于預(yù)置數(shù)狀態(tài)(LD=0)，待下一個CP脈沖信號到來時，計數(shù)器才將狀態(tài)轉(zhuǎn)變?yōu)镾j狀態(tài)(故Si在 進制計數(shù)器的循環(huán)狀態(tài)中) ，隨后計數(shù)器電路繼續(xù)

20、循環(huán)下去。這樣就可以跳過N-M個狀態(tài)而得到 進制計數(shù)器，預(yù)置數(shù)法狀態(tài)圖如圖5.13所示。該方法適用于有預(yù)制數(shù)功能的計數(shù)器。LD3210D D D D第第5 5章章 時序邏輯電路時序邏輯電路圖5.13 預(yù)置數(shù)法狀態(tài)圖第第5 5章章 時序邏輯電路時序邏輯電路LD 例如，圖5.14(a)所示的七進制計數(shù)器，先將 ，再令預(yù)置輸入端 (即預(yù)置數(shù)0)，以此為初態(tài)進行計數(shù)，從0000到0110共有7種狀態(tài)，將輸出端 、 通過“與非”門接至74LS161的復(fù)位端 ，電路如圖5.14(a)所示。若 ，當(dāng)CP脈沖上升沿(CP)到來時，計數(shù)器輸出狀態(tài)進行同步預(yù)置，使 ，隨即 ，計數(shù)器開始隨外部輸入的CP脈沖重新計數(shù)

21、，計數(shù)過程如圖5.14(b)所示。PTCRCTCT132100000D D D D 2Q1Q21LD0Q Q321032100000Q Q Q QD D D D2LD0Q Q第第5 5章章 時序邏輯電路時序邏輯電路(a) 構(gòu)成電路第第5 5章章 時序邏輯電路時序邏輯電路 (b) 計數(shù)過程(即狀態(tài)圖)圖5.14 預(yù)置數(shù)法構(gòu)成七進制計數(shù)器(同步預(yù)置)第第5 5章章 時序邏輯電路時序邏輯電路2) 的情況 當(dāng)所要設(shè)計的計數(shù)器的計數(shù)容量M大于已有計數(shù)器的計數(shù)容量時，必須將多片N進制計數(shù)器連接起來，才能構(gòu)成M進制計數(shù)器。根據(jù)不同的情況，各片之間的連接可采用串行進位方式、并行進位方式、整體復(fù)位方式和整體置數(shù)

22、方式。 當(dāng)M能分解成 和 的乘積時，首先將兩片N進制的計數(shù)器分別設(shè)計成 和 進制計數(shù)器，采用串行進位和并行進位的方式將 和 進制計數(shù)器連接起來，構(gòu)成M進制計數(shù)器。MN1N2N1N2N1N2N第第5 5章章 時序邏輯電路時序邏輯電路圖5.15 兩片74LS160串行進位構(gòu)成的一百進制計數(shù)器(1) 串行進位方式。以低位片的進位輸出信號作為高位片的時鐘輸入信號。圖5.15所示為用兩片同步十進制計數(shù)器接成一百進制計數(shù)器。第第5 5章章 時序邏輯電路時序邏輯電路 兩片計數(shù)器都工作在計數(shù)狀態(tài)。低位片每計到9(1001)時，CO端輸出變?yōu)楦唠娖剑呶黄腃P由1跳變?yōu)?(下降沿)，當(dāng)下一個計數(shù)脈沖到達時，低

23、位片的CO端變?yōu)?，高位片的CP由0跳變?yōu)?(上升沿)，此時，高位片計數(shù)增加1。第第5 5章章 時序邏輯電路時序邏輯電路(2) 并行進位方式。 以低位片的進位輸出信號作為高位片的工作狀態(tài)控制信號。兩片的CP輸入端同時接計數(shù)輸入信號。圖5.16所示為用兩片同步十進制計數(shù)器接成一百進制計數(shù)器。第第5 5章章 時序邏輯電路時序邏輯電路圖5.16 兩片74LS160并行進位構(gòu)成的一百進制計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路 每當(dāng)?shù)臀黄嫷?(1001)時，CO端輸出變?yōu)?，高位片的 和 即為1，當(dāng)下一個計數(shù)脈沖到達時，高位片為計數(shù)狀態(tài)，此時，高位片計數(shù)增加1。而低位片變?yōu)?(0000)狀態(tài)，

24、其C端變?yōu)?，高位片計數(shù)狀態(tài)消失。當(dāng)M不能分解成 和 的乘積時，必須采用整體復(fù)位和整體置數(shù)的方式。首先將兩片N進制計數(shù)器接成 進制的計數(shù)器，然后用整體復(fù)位法或整體置數(shù)法接成M進制計數(shù)器。TCTPCT1N2NNN第第5 5章章 時序邏輯電路時序邏輯電路(3) 整體復(fù)位方式。 例如，用74LS161設(shè)計一個一百六十三進制計數(shù)器。 接線如圖5.17所示。第第5 5章章 時序邏輯電路時序邏輯電路圖5.17 兩片74LS161整體復(fù)位法構(gòu)成的一百六十三進制計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路(4) 整體置數(shù)方式。 例如，用74LS161設(shè)計一個一百六十三進制計數(shù)器，預(yù)置數(shù)為5。 同樣先接成二百

25、五十六進制，這時預(yù)置數(shù)可有256種選擇！比如選擇計數(shù)循環(huán)為S5S167，由于74LS161采用同步預(yù)置數(shù)方式(167-5+1)=163，應(yīng)以10100111(狀態(tài)S167)譯碼作為預(yù)置數(shù)信號，預(yù)置的數(shù)為00000101(狀態(tài)S5)。接線如圖5.18所示。第第5 5章章 時序邏輯電路時序邏輯電路圖5.18 兩片74LS161整體置數(shù)法構(gòu)成的一百六十三進制計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路5.3.2 5.3.2 異步計數(shù)器異步計數(shù)器 異步3位二進制計數(shù)器電路如圖5.19所示。圖5.19 異步3位二進制計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路分析步驟如下： (1) 寫相關(guān)方程式。時

26、鐘方程： 驅(qū)動方程：(2) 求各個觸發(fā)器的狀態(tài)方程。 JK觸發(fā)器特性方程0CPCP10CPQ21CPQ001JK111JK221JK1(CP)nnnQJQKQ第第5 5章章 時序邏輯電路時序邏輯電路(3) 求出對應(yīng)狀態(tài)值，如表5.5所示。 將對應(yīng)驅(qū)動方程式分別代入特性方程式， 進行化簡變換可得狀態(tài)方程為:1000000(CP)nnnnQJ QK QQ11111100()nnnnQJ QK QQQ12222220()nnnnQJ QK QQQ第第5 5章章 時序邏輯電路時序邏輯電路第第5 5章章 時序邏輯電路時序邏輯電路(4) 畫出狀態(tài)圖和時序圖，如圖5.20所示。 (a) 狀態(tài)圖 (b) 時序

27、圖圖5.20 異步3位二進制計數(shù)器狀態(tài)圖和時序圖第第5 5章章 時序邏輯電路時序邏輯電路由時鐘方程可知該電路是異步時序電路。從狀態(tài)圖可知隨著CP脈沖的遞增, 觸發(fā)器輸出 值是遞增的，經(jīng)過8個CP脈沖完成一個循環(huán)過程。 210Q QQ(5) 歸納分析結(jié)果，確定該時序電路的邏輯功能。綜上所述，此電路是異步3位二進制(或一位八進制)加法計數(shù)器。第第5 5章章 時序邏輯電路時序邏輯電路1. 集成異步計數(shù)器芯片74LS290 圖5.21(a)所示為74LS290的電路結(jié)構(gòu)框圖，由圖5.21可看出，74LS290由一個一位二進制計數(shù)器和一個五進制計數(shù)器兩部分組成，圖5.21(b)所示為74LS290的邏輯

28、功能圖。圖中 和 為置0輸入端， 和 為置9輸入端，表5.6所示為其功能表。0AR0BR9AS9BS5.3.3 集成異步計數(shù)器集成異步計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路結(jié)構(gòu)框圖 (b) 邏輯功能圖 圖5.21 74LS290結(jié)構(gòu)框圖和邏輯功能圖第第5 5章章 時序邏輯電路時序邏輯電路第第5 5章章 時序邏輯電路時序邏輯電路 由表5.6可以看出，當(dāng)復(fù)位輸入 ，且置位輸入 時，74LS290的輸出被直接置零；只要置位輸入 ，則74LS290的輸出將被直接置9，即 ；只有同時滿足 和 時，才能在計數(shù)脈沖(下降沿)作用下實現(xiàn)二-五-十進制加法計數(shù)。0A0B1RR9A9B0SS9A9B1SS

29、32101001Q Q QQ 9A9B0SS0A0B0RR第第5 5章章 時序邏輯電路時序邏輯電路如果計數(shù)脈沖由端 輸入，輸出由 端引出，即得二進制計數(shù)器。如果計數(shù)脈沖由 端輸入，輸出由 引出，即是五進制計數(shù)器。如果將 與CP1相連，計數(shù)脈沖由 輸入，輸出由 引出，即得8421碼異步十進制加法計數(shù)器。如果將 與 相連，計數(shù)脈沖由 輸入，輸出由 引出，即得5421碼異步十進制加法計數(shù)器。因此，又稱此電路為二-五-十進制計數(shù)器。0CP0Q1CP321Q Q Q0Q0CP3210Q Q QQ3Q0CP1CP0123Q Q Q Q第第5 5章章 時序邏輯電路時序邏輯電路2. 利用異步置0功能獲得N進制

30、計數(shù)器主要步驟如下： (1) 寫出狀態(tài) 的二進制代碼。(2) 求歸零邏輯，即求異步清零端或置數(shù)端信號的邏輯表達式。(3) 根據(jù)歸零邏輯畫連線圖。NS第第5 5章章 時序邏輯電路時序邏輯電路解：解：寫出 的二進制代碼： 。 寫出反饋歸零函數(shù)。由于74LS290的異步置0信號為高電平1，因此，只有在 和 同時為高電平1時，計數(shù)器才能被置0，所以，反饋歸零函數(shù) 。 畫連線圖。由上式可知，要實現(xiàn)六進制計數(shù)器，應(yīng)將 和 分別接 和 ，同時將 和 接0。由于計數(shù)容量為6，大于5，還應(yīng)將 和 相連，連線如圖5.23所示。用同樣的方法，也可將74LS290構(gòu)成九進制計數(shù)器，電路如圖5.22 (b)所示。6S6

31、0110S 0AR0BR0A0B21RRQ Q0AR0BR2Q1Q9AS9BS0Q1CP【例【例5-2】試用一片74LS290集成計數(shù)器構(gòu)成六進制計數(shù)器。第第5 5章章 時序邏輯電路時序邏輯電路 六進制計數(shù)器 (b) 九進制計數(shù)器 圖5.22 74LS290構(gòu)成的六進制計數(shù)器和九進制計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路 構(gòu)成計數(shù)器的進制數(shù)與需要使用的芯片片數(shù)相適應(yīng)。例如，用74LS290芯片構(gòu)成二十四進制計數(shù)器，N=24，就需要兩片74LS290；先將每塊74LS290均連接成8421碼十進制計數(shù)器，將低位的芯片輸出端和高位芯片輸入端相連，采用直接清零法實現(xiàn)二十四進制。需要注意的是，

32、其中的“與”門的輸出要同時送到每塊芯片的置0端 ， ，實現(xiàn)電路如圖5.23所示。0AR0BR第第5 5章章 時序邏輯電路時序邏輯電路圖5.23 74LS290構(gòu)成的8421 BCD碼二十四進制計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路5.3.4 5.3.4 課題與實訓(xùn)：課題與實訓(xùn)：N N 進制計數(shù)功能測試進制計數(shù)功能測試1. 實訓(xùn)任務(wù)(1) 進制計數(shù)電路的含義及實現(xiàn)的主要方法。(2) 反饋復(fù)位和反饋置數(shù)配合門電路實現(xiàn) 進制計數(shù)器。2. 實訓(xùn)要求(1) 利用反饋復(fù)位實現(xiàn)七進制計數(shù)器。(2) 利用反饋復(fù)位法實現(xiàn)二十四進制計數(shù)器。(3) 利用反饋置數(shù)法實現(xiàn)二十六進制計數(shù)器。3. 實訓(xùn)設(shè)備及元器件

33、(1) 數(shù)字萬用表、直流穩(wěn)壓電源、數(shù)字電子技術(shù)學(xué)習(xí)機。(2) 實驗電路板(面包板)，74LS196兩片，CD4511兩片，共陰極數(shù)碼管兩片，74LS20一片。(3) 74LS00(1個)第第5 5章章 時序邏輯電路時序邏輯電路4. 測試內(nèi)容(1) 反饋復(fù)位實現(xiàn)七進制計數(shù)器，圖5.24所示為用74LS196二-五-十進制實現(xiàn)七進制計數(shù)器的電路。利用計數(shù)值達到 時，通過74LS20四輸入“與非”門(只用其中的3個輸入端，閑置輸入端可不接或者接高電平)將 全1出0反饋送到 ，作為清零輸入信號，使 全為0。觀察數(shù)碼管顯示情況，記下8個脈沖過后數(shù)碼管顯示的數(shù)值，填于表5.7中。32100111Q Q Q

34、Q 210Q QQCR3Q0Q第第5 5章章 時序邏輯電路時序邏輯電路圖5.24 反饋復(fù)位法實現(xiàn)七進制計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路(2) 圖5.25所示為利用反饋置數(shù)法實現(xiàn)二十六進制計數(shù)器，圖5.25中兩片74LS196二-五-十進制計數(shù)器本身連成8421編碼十進制計數(shù)器，低位片 在計數(shù)器達到十進制數(shù)9，在下一個 作用下變?yōu)?時， 由1變0產(chǎn)生一個下降沿作為向高位十進制進位的計數(shù)脈沖信號，當(dāng)兩片計數(shù)器達到26，即高位輸出為0010，低位輸出為0110，將這3個1通過“與非”門的輸出 使 執(zhí)行置數(shù)，兩片均置數(shù)為全0，此后 ，兩片計數(shù)器又可進行計數(shù)功能，在計數(shù)器未達到26時，Y始

35、終為1，直到計數(shù)達26， Y又為0，顯示數(shù)值為0025。觀察數(shù)碼管顯示的數(shù)值填于表5.7中。3Q0CP3Q0Y CT/LD1Y 第第5 5章章 時序邏輯電路時序邏輯電路圖5.25 反饋置數(shù)法實現(xiàn)二十六進制計數(shù)器第第5 5章章 時序邏輯電路時序邏輯電路第第5 5章章 時序邏輯電路時序邏輯電路5.4 5.4 寄存器和移位寄存器寄存器和移位寄存器 在數(shù)字系統(tǒng)中，常需要將一些數(shù)碼暫時存放起來，寄存器用于寄存一組二值代碼，它廣泛用于各類數(shù)字系統(tǒng)和數(shù)字計算機中。5.4.1 5.4.1 寄存器寄存器 一個觸發(fā)器可以寄存1位二進制數(shù)碼，要寄存N位數(shù)碼，就應(yīng)具備N個觸發(fā)器。此外，寄存器還應(yīng)具有由門電路構(gòu)成的控制

36、電路，以保證信號的接收和清除。圖5.26所示為4個D觸發(fā)器構(gòu)成的4位數(shù)碼寄存器。第第5 5章章 時序邏輯電路時序邏輯電路 接收數(shù)碼時，所有數(shù)碼都是同時讀入的，稱并行輸入方式；讀取數(shù)碼時，所有數(shù)據(jù)是同時讀出的，稱為并行輸出方式。圖5.26 4位數(shù)碼寄存器邏輯電路第第5 5章章 時序邏輯電路時序邏輯電路5.4.2 5.4.2 移位寄存器移位寄存器單向移位寄存器 單向移位寄存器只能將寄存的數(shù)據(jù)在相鄰位之間單方向移動。按移動方向分為左移移位寄存器和右移移位寄存器兩種類型。右移移位寄存器電路如圖5.27所示。第第5 5章章 時序邏輯電路時序邏輯電路圖5.27 右移移位寄存器第第5 5章章 時序邏輯電路時

37、序邏輯電路功能分析： (1) 時鐘方程： 驅(qū)動方程: D觸發(fā)器特征方程：(2) 將對應(yīng)驅(qū)動方程分別代入D觸發(fā)器特征方程，進行化簡變換可得狀態(tài)方程為:0123CPCPCPCPCP01nDQ12nDQ22nDQ3DD1(CP )nQD101(CP)nnQQ112(CP)nnQQ123(CP)nnQQ13(CP)nQD第第5 5章章 時序邏輯電路時序邏輯電路(3) 假定電路初態(tài)為零，而此電路輸入數(shù)據(jù)D在第一、 二、 三、 四個CP脈沖時依次為1、0、1、1，根據(jù)狀態(tài)方程，可得到對應(yīng)的電路輸出 的變化情況， 如表5.8所示。3210D D D D第第5 5章章 時序邏輯電路時序邏輯電路圖5.28 右移

38、移位寄存器時序圖根據(jù)表5.8可畫出右移移位寄存器時序圖，如圖5.28所示。第第5 5章章 時序邏輯電路時序邏輯電路(4) 確定該時序電路的邏輯功能。由時鐘方程可知，該電路是同步電路。 從表5.8和時序圖5.28可知，在圖5.27所示右移移位寄存器電路中，隨著CP脈沖的遞增，觸發(fā)器輸入端依次輸入數(shù)據(jù)D，稱為串行輸入。輸入一個CP脈沖， 數(shù)據(jù)向右移動一位。輸出有兩種方式：數(shù)據(jù)從最右端 依次輸出，稱為串行輸出；由 端同時輸出，稱為并行輸出。串行輸出需要經(jīng)過八個CP脈沖才能將輸入的4個數(shù)據(jù)全部輸出，而并行輸出只需4個CP脈沖。0Q3210Q Q QQ第第5 5章章 時序邏輯電路時序邏輯電路左移移位寄存

39、器電路如圖5.29所示，請自行分析其功能。圖5.29 左移移位寄存器第第5 5章章 時序邏輯電路時序邏輯電路 通過分析圖5.27和圖5.29所示電路可知，數(shù)據(jù)串行輸入端在電路最左側(cè)為右移，反之為左移，兩種電路在實質(zhì)上是相同的。無論左移還是右移，串行輸入數(shù)據(jù)必須先送離輸入端最遠的觸發(fā)器要存放的數(shù)據(jù)，如表5.8所示；否則會出現(xiàn)數(shù)據(jù)存放錯誤。列狀態(tài)表要按照電路結(jié)構(gòu)圖中從左到右各變量的實際順序來排列，畫時序圖時，要結(jié)合狀態(tài)表先畫離數(shù)據(jù)輸入端D端最近的觸發(fā)器的輸出。 第第5 5章章 時序邏輯電路時序邏輯電路2. 雙向移位寄存器 既可將數(shù)據(jù)左移又可將數(shù)據(jù)右移的寄存器稱為雙向移位寄存器。圖5.30所示為4位

40、雙向移位寄存器。第第5 5章章 時序邏輯電路時序邏輯電路圖5.30 4位雙向移位寄存器第第5 5章章 時序邏輯電路時序邏輯電路 在圖5.30中，X是工作方式控制端。當(dāng)X=0時，實現(xiàn)數(shù)據(jù)右移寄存功能；當(dāng) X = 1時，實現(xiàn)數(shù)據(jù)左移寄存功能； 是左移串行輸入端，而 是右移串行輸入端。SLDSRD第第5 5章章 時序邏輯電路時序邏輯電路3. 移位寄存器的應(yīng)用1) 實現(xiàn)數(shù)據(jù)傳輸方式的轉(zhuǎn)換 在數(shù)字電路中，數(shù)據(jù)的傳送方式有串行和并行兩種，而移位寄存器可實現(xiàn)數(shù)據(jù)傳送方式的轉(zhuǎn)換。如圖5.27所示，既可將串行輸入轉(zhuǎn)換為并行輸出，也可將串行輸入轉(zhuǎn)換為串行輸出。第第5 5章章 時序邏輯電路時序邏輯電路2) 構(gòu)成移位

41、型計數(shù)器 (1) 環(huán)形計數(shù)器。 環(huán)形計數(shù)器是將單向移位寄存器的串行輸入端和串行輸出端相連， 構(gòu)成一個閉合的環(huán)，根據(jù)初始狀態(tài)設(shè)置的不同，在輸入計數(shù)脈沖CP的作用下，環(huán)形計數(shù)器的有效狀態(tài)可以循環(huán)移位一個1，也可以循環(huán)移位一個0。即當(dāng)連續(xù)輸入CP脈沖時，環(huán)形計數(shù)器中各個觸發(fā)器的輸出端將輪流出現(xiàn)矩形脈沖。所以環(huán)形計數(shù)器又稱為環(huán)形脈沖分配器，如圖5.31所示。第第5 5章章 時序邏輯電路時序邏輯電路圖5.31 4位環(huán)形計數(shù)器邏輯電路第第5 5章章 時序邏輯電路時序邏輯電路 實現(xiàn)環(huán)形計數(shù)器時，必須設(shè)置適當(dāng)?shù)某鯌B(tài)，且輸出 端初始狀態(tài)不能完全一致(即不能全為1或0)，這樣電路才能實現(xiàn)計數(shù)，環(huán)形計數(shù)器的進制數(shù)N與移位寄存器內(nèi)的觸發(fā)器個數(shù)n相等，即N=n，狀態(tài)變化如圖5.32所示(電路中初態(tài)為0100)。3210Q Q QQ第第5 5章章 時序邏輯電路時序邏輯電路圖5.32 4位環(huán)形計數(shù)器狀態(tài)轉(zhuǎn)換圖第第5 5章章 時序邏輯電路時序邏輯電路 由狀態(tài)圖可知，這種計數(shù)器不能自啟動，若電路由于某種原因而進入了無效狀態(tài)，計數(shù)器就將一直工作在無效狀態(tài)，只有重新啟動才能回到有效狀態(tài)。第第5 5章章 時序邏輯電路時序邏輯電路圖5.33 能自啟動的4位環(huán)形計數(shù)器圖5.33所示是能自啟動的4位環(huán)形計數(shù)器。圖5.34所示為電路狀態(tài)圖。第第5 5章章 時序邏輯電路時序邏輯電路圖5.34 能自啟動的4位環(huán)形計數(shù)器的狀態(tài)圖第