電路四輸入與非門(mén)設(shè)計(jì)

1、課程設(shè)計(jì)任務(wù)書(shū)學(xué)生姓名： 專(zhuān)業(yè)班級(jí)： 電子1003班 指導(dǎo)教師： 封小鈺 工作單位： 信息工程學(xué)院 題 目: CMOS四輸入與非門(mén)電路設(shè)計(jì) 初始條件：計(jì)算機(jī)、ORCAD軟件、L-EDIT軟件 要求完成的主要任務(wù): （包括課程設(shè)計(jì)工作量及其技術(shù)要求，以及說(shuō)明書(shū)撰寫(xiě)等具體要求）1、課程設(shè)計(jì)工作量：2周2、技術(shù)要求：（1）學(xué)習(xí)ORCAD軟件、L-EDIT軟件。（2）設(shè)計(jì)一個(gè)CMOS四輸入與非門(mén)電路。（3）利用ORCAD軟件、L-EDIT軟件對(duì)該電路進(jìn)行系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)和版圖設(shè)計(jì)，并進(jìn)行相應(yīng)的設(shè)計(jì)、模擬和仿真工作。3、查閱至少5篇參考文獻(xiàn)。按武漢理工大學(xué)課程設(shè)計(jì)工作規(guī)范要求撰寫(xiě)設(shè)計(jì)報(bào)告書(shū)。全文用A4

2、紙打印，圖紙應(yīng)符合繪圖規(guī)范。時(shí)間安排：布置課程設(shè)計(jì)任務(wù)、選題；講解課程設(shè)計(jì)具體實(shí)施計(jì)劃與課程設(shè)計(jì)報(bào)告格式的要求；課程設(shè)計(jì)答疑事項(xiàng)。2013.11.25-11.27學(xué)習(xí)ORCAD軟件、L-EDIT軟件，查閱相關(guān)資料，復(fù)習(xí)所設(shè)計(jì)內(nèi)容的基本理論知識(shí)。2013.11.28-12.5對(duì)CMOS四輸入與非門(mén)電路進(jìn)行設(shè)計(jì)仿真工作，完成課設(shè)報(bào)告的撰寫(xiě)。2013.12.6 提交課程設(shè)計(jì)報(bào)告，進(jìn)行答辯。指導(dǎo)教師簽名： 年 月 日系主任（或責(zé)任教師）簽名： 年 月 日目錄摘要IAbstractII1 緒論12 設(shè)計(jì)內(nèi)容及要求22.1 設(shè)計(jì)的目的及主要任務(wù)22.2 設(shè)計(jì)思想23軟件介紹33.1 OrCAD簡(jiǎn)介33.2

3、 L-Edit簡(jiǎn)介44 COMS四輸入與非門(mén)電路介紹54.1 COMS四輸入與非門(mén)電路組成54.2 四輸入與非門(mén)電路真值表65 Cadence中四輸入與非門(mén)電路的設(shè)計(jì)75.1 四輸入與非門(mén)電路原理圖的繪制75.2 四輸入與非門(mén)電路的仿真86 L-EDIT中四輸入與非門(mén)電路版圖的設(shè)計(jì)106.1 版圖設(shè)計(jì)的基本知識(shí)106.2 基本MOS單元的繪制116.3 COMS四輸入與非門(mén)的版圖設(shè)計(jì)137課程設(shè)計(jì)總結(jié)14參考文獻(xiàn)15摘要與非門(mén)是一種非常常用的數(shù)字門(mén)電路，本文詳細(xì)介紹了基于CMOS管的L-EDIT環(huán)境下的四輸入與非門(mén)電路設(shè)計(jì)仿真及版圖布局設(shè)計(jì)驗(yàn)證。通過(guò)正向設(shè)計(jì)的思從邏輯設(shè)計(jì)、電路設(shè)計(jì)、版圖設(shè)計(jì)和

4、工藝設(shè)計(jì)封面出發(fā)，實(shí)現(xiàn)了電路指標(biāo)明確化、功能電路化、邏輯明確化的工業(yè)版圖制作標(biāo)準(zhǔn)，同時(shí)本設(shè)計(jì)還通過(guò)TSPICE仿真驗(yàn)證了設(shè)計(jì)的正確性。關(guān)鍵詞：與非門(mén)、L-EDIT、TSPICEAbstractNAND gate is a very common digital gates, This paper describes the design verification based on NAND gate circuit design simulation and layout layout MOS tube L-EDIT environment. By forward thinking desig

5、n from logic design, circuit design, layout design and process design cover starting to realize the circuit indicators clear, functional circuit, then clear, then the logical layout of industrial production standards, while the design is verified through simulation TSPICE correctness of the design.K

6、eywords: NAND gate、L-EDIT、TSPICE1 緒論集成電路工藝加工能力基本是按照摩爾定律的規(guī)則不斷提高的， 目前 90nm 加工工藝已經(jīng)成為量產(chǎn)的主流工藝。集成電路加工能力每年的平均增長(zhǎng)率可以達(dá)到 58%，但設(shè)計(jì)方面生產(chǎn)力的提高與制造能力之間一直存在差距，根據(jù)統(tǒng)計(jì)數(shù)據(jù)，集成電路設(shè)計(jì)效率每年的增長(zhǎng)率約為 21%，與加工能力的增長(zhǎng)率之間存在著較大的差距。為了能有效利用制造能力，需要從各個(gè)層面來(lái)提高設(shè)計(jì)效率。從歷史上看，集成電路設(shè)計(jì)技術(shù)大約每 10 年都會(huì)有一次方法學(xué)上的突破。二十世紀(jì)70 年代開(kāi)始出現(xiàn)了版圖輸入（LE）技術(shù)，發(fā)展到二十世紀(jì)80年代出現(xiàn)了布局布線(xiàn)（P&R）技術(shù)，

7、 再發(fā)展到二十世紀(jì)90年代的綜合（Synthesis）技術(shù) 直到目前的 SoC設(shè)計(jì)技術(shù)， 每次技術(shù)突破都帶來(lái)了設(shè)計(jì)效率上的飛躍，這種影響如圖2 所示。 同時(shí)，集成電路工藝水平已越來(lái)越受到半導(dǎo)體器件的物理限制，從而帶來(lái)了許多新的器件結(jié)構(gòu)、 新工藝和新材料的極限，加工線(xiàn)寬不斷縮減也產(chǎn)生了很多寄生效應(yīng)問(wèn)題。這種變化對(duì)設(shè)計(jì)技術(shù)的影響是多方面的，它不僅使得集成電路的特征尺寸減少，同時(shí)也使工作時(shí)鐘頻率升高， 設(shè)計(jì)復(fù)雜度變高，電源電壓降低，功耗變大，而且很多過(guò)去可以不關(guān)心的寄生效應(yīng)和參數(shù)等已經(jīng)成為現(xiàn)代設(shè)計(jì)中必須處理的因素。為了保證設(shè)計(jì)技術(shù)能夠跟上制造工藝發(fā)展的需要，必須從多個(gè)方面入手來(lái)研究新工藝條件下的設(shè)計(jì)

8、技術(shù)問(wèn)題。未來(lái)的集成電路設(shè)計(jì)過(guò)程中要考慮的因素越來(lái)越多， 而且這些因素之間相互影響， 很多情況下所使用的設(shè)計(jì)步驟和工具、設(shè)計(jì)流程等是緊密相關(guān)的。在過(guò)去的設(shè)計(jì)過(guò)程中， 綜合、 時(shí)序分析和部分布局的工作是結(jié)合在一起的，以便解決布局對(duì)綜合和連線(xiàn)延遲的影響。目前采用的設(shè)計(jì)流程中通過(guò)對(duì)模塊進(jìn)行分析和優(yōu)化來(lái)保證芯片可以滿(mǎn)足多種指標(biāo)要求，包括性能、功耗、噪聲、面積以及可測(cè)性和可制造性等； 在將來(lái)的設(shè)計(jì)流程中， 對(duì)設(shè)計(jì)要實(shí)現(xiàn)的軟件/硬件部分需要進(jìn)行協(xié)同分析、協(xié)同設(shè)計(jì)與協(xié)同優(yōu)化等，以便達(dá)到要求的性能指標(biāo)。這對(duì)設(shè)計(jì)方法、工具、流程等都提出了新的挑戰(zhàn)，需要以新的方法來(lái)解決實(shí)際問(wèn)題。集成電路系統(tǒng)的設(shè)計(jì)更多的是體現(xiàn)在設(shè)

9、計(jì)方法學(xué)上，而不是設(shè)計(jì)工具的支持上。CMOS集成電路由于工藝技術(shù)的進(jìn)步以及功耗低、穩(wěn)定性高、抗干擾性強(qiáng)、噪聲容限大、可等比例縮小、以及可適應(yīng)較寬的環(huán)境溫度和電源電壓等一系列優(yōu)點(diǎn)，成為現(xiàn)在IC設(shè)計(jì)的主流技術(shù)。在CMOS集成電路設(shè)計(jì)中，異或電路的設(shè)計(jì)與應(yīng)用是非常重要的。IC設(shè)計(jì)者可以根據(jù)芯片的不同功能和要求采用各種不同結(jié)構(gòu)的異或電路，從而實(shí)現(xiàn)電路的最優(yōu)化設(shè)計(jì)。2 設(shè)計(jì)內(nèi)容及要求2.1 設(shè)計(jì)的目的及主要任務(wù)（1）學(xué)習(xí)ORCAD軟件，L-EDIT軟件。（2）設(shè)計(jì)一個(gè)CMOS四輸入與非門(mén)電路。（3）利用ORCAD軟件，L-EDIT軟件對(duì)該電路進(jìn)行系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)和版圖設(shè)計(jì)，并進(jìn)行相應(yīng)的設(shè)計(jì)、模擬和仿真

10、工作。2.2 設(shè)計(jì)思想本設(shè)計(jì)首先在ORCAD中進(jìn)行四輸入與非門(mén)電路電路圖的繪制，然后運(yùn)用其中的仿真功能對(duì)電路予以仿真調(diào)試，接著在L-EDIT軟件中制定規(guī)則、繪制版圖、DRC檢查。整個(gè)設(shè)計(jì)的核心是版圖的設(shè)計(jì)，充分了解設(shè)計(jì)的基本原理、設(shè)計(jì)的規(guī)則。仿真檢驗(yàn)是否達(dá)到最初的設(shè)計(jì)要求。3軟件介紹3.1 OrCAD簡(jiǎn)介OrCAD Capture(以下以Capture代稱(chēng))是一款基于Windows操作環(huán)境下的電路設(shè)計(jì)工具。利用Capture軟件，能夠?qū)崿F(xiàn)繪制電路原理圖以及為制作PCB和可編程的邏輯設(shè)計(jì)提供連續(xù)性的仿真信息。Cadence OrCADCapture是一款多功能的PCB原理圖輸入工具。OrCADC

11、apture作為行業(yè)標(biāo)準(zhǔn)的PCB原理圖輸入方式，是當(dāng)今世界最流行的原理圖輸入工具之一，具有簡(jiǎn)單直觀(guān)的用戶(hù)設(shè)計(jì)界面。OrCADCaptureCIS具有功能強(qiáng)大的元件信息系統(tǒng)，可以在線(xiàn)和集中管理元件數(shù)據(jù)庫(kù)，從而大幅提升電路設(shè)計(jì)的效率。OrCADCapture提供了完整的、可調(diào)整的原理圖設(shè)計(jì)方法，能夠有效應(yīng)用于PCB的設(shè)計(jì)創(chuàng)建、管理和重用。將原理圖設(shè)計(jì)技術(shù)和PCB布局布線(xiàn)技術(shù)相結(jié)合，OrCAD能夠幫助設(shè)計(jì)師從一開(kāi)始就抓住設(shè)計(jì)意圖。不管是用于設(shè)計(jì)模擬電路、復(fù)雜的PCB、FPGA和CPLD、PCB改版的原理圖修改，還是用于設(shè)計(jì)層次模塊，OrCADCapture都能為設(shè)計(jì)師提供快速的設(shè)計(jì)輸入工具。此外，O

12、rCADCapture原理圖輸入技術(shù)讓設(shè)計(jì)師可以隨時(shí)輸入、修改和檢驗(yàn)PCB設(shè)計(jì)。OrCAD軟件系統(tǒng)的功能及特點(diǎn)：1.不僅可以對(duì)模擬電路進(jìn)行直流、交流、瞬態(tài)等基本電路特性分析，而且可進(jìn)行噪聲分析、溫度分析、優(yōu)化設(shè)計(jì)等復(fù)雜的電路特性分析。2.不僅可以對(duì)模擬電路進(jìn)行計(jì)算機(jī)輔助分析，而且可對(duì)數(shù)字電路、數(shù)/?；旌想娐愤M(jìn)行計(jì)算機(jī)模擬。3.科研在WINDOWS環(huán)境下，以人機(jī)交互方式運(yùn)行。繪制好電路圖以后，即可直接進(jìn)行電路模擬，無(wú)需用戶(hù)編制繁雜的輸入文件。再模擬過(guò)程中，可以隨時(shí)分析觀(guān)察模擬結(jié)果，從電路圖上修改設(shè)計(jì)。4.OrCAD軟件集成了電路原理圖繪制、印制電路板設(shè)計(jì)、數(shù)字/模擬電路仿真、可編程邏輯器建設(shè)計(jì)等

13、等功能，它的元器件庫(kù)也是所有EDA軟件中最豐富的，再世界上它一只是EDA軟件的首選。OrCAD軟件系統(tǒng)中主要包括OrCAD/CaptureCIS、OrCAD/PSpiceA/D、OrCAD/LayoutPlus等，其中每一部分可以根據(jù)需要單獨(dú)使用，也可以共同組成完整的EDA系統(tǒng)。3.2 L-Edit簡(jiǎn)介 TannerPro的設(shè)計(jì)流程很簡(jiǎn)單。將要設(shè)計(jì)的電路先以S-Edit編輯出電路圖，再將該電路圖輸出成SPICE文件。接著利用T-Spice將電路圖模擬并輸出成SPICE文件，如果模擬結(jié)果有錯(cuò)誤，則回到S-Edit檢查電路圖，如果T-Spice模擬結(jié)果無(wú)誤，則以L(fǎng)-Edit進(jìn)行布局圖設(shè)計(jì)。用L-E

14、dit進(jìn)行布局圖設(shè)計(jì)后要以DRC功能做設(shè)計(jì)規(guī)則檢查，若違反設(shè)計(jì)規(guī)則，再將布局圖進(jìn)行修改直到設(shè)計(jì)規(guī)則檢查無(wú)誤為止。將驗(yàn)證過(guò)的布局圖轉(zhuǎn)化成SPICE文件，再利用T-Spice模擬，若有錯(cuò)誤，再回到L-Edit修改布局圖。最后利用LVS將電路圖輸出的SPICE文件與布局圖轉(zhuǎn)化的SPICE文件進(jìn)行對(duì)比，若對(duì)比結(jié)果不相等，則回去修正L-Edit或S-Edit的圖。直到驗(yàn)證無(wú)誤后，將L-Edit設(shè)計(jì)好的布局圖輸出成GDSII文件類(lèi)型，再交由工廠(chǎng)去制作整個(gè)電路所需的掩膜板。4 COMS四輸入與非門(mén)電路介紹4.1 COMS四輸入與非門(mén)電路組成與非門(mén)是與門(mén)和非門(mén)的結(jié)合，先進(jìn)行與運(yùn)算，再進(jìn)行非運(yùn)算。與非運(yùn)算輸入要

15、求有兩個(gè)，如果輸入都用0和1表示的話(huà)，那么與運(yùn)算的結(jié)果就是這兩個(gè)數(shù)的乘積。如1和1（兩端都有信號(hào)），則輸出為0；1和0，則輸出為1；0和0，則輸出為1。與非門(mén)的結(jié)果就是對(duì)兩個(gè)輸入信號(hào)先進(jìn)行與運(yùn)算，再對(duì)此與運(yùn)算結(jié)果進(jìn)行非運(yùn)算的結(jié)果。簡(jiǎn)單說(shuō)，與非與非，就是先與后非。圖1 與非門(mén)電路圖圖2 與非門(mén)電路圖4.2 四輸入與非門(mén)電路真值表與非門(mén)（英語(yǔ)：NAND gate）是數(shù)字電路的一種基本邏輯電路。若當(dāng)輸入均為高電平（1），則輸出為低電平（0）；若輸入中至少有一個(gè)為低電平（0），則輸出為高電平（1）。四輸入門(mén)的邏輯表達(dá)式為：Y=(ABCD)=A+B+C+D。其真值表如下所示：表1 四輸入與非門(mén)電路真值表

16、ABCDY000010001100101001110100101011011010111110001100111010110111110011101111101111105 Cadence中四輸入與非門(mén)電路的設(shè)計(jì)5.1 四輸入與非門(mén)電路原理圖的繪制CaptureCIS的Project用來(lái)管理相關(guān)文件及屬性。在菜單欄中選擇filenewProject，進(jìn)行原理圖設(shè)計(jì)時(shí)，選中“Schematic”。在“Name”中輸入工程名稱(chēng)，在“Location”中填寫(xiě)工程所在的路徑。填寫(xiě)完成后點(diǎn)擊確定，Capture就會(huì)自動(dòng)生產(chǎn)該工程的原理圖文件目錄。同時(shí)，Capture會(huì)自動(dòng)創(chuàng)建*.dsn、*.opj等相關(guān)

17、文件。接下來(lái)，點(diǎn)擊進(jìn)入Schematic窗口，進(jìn)行原理圖繪制，其編輯窗口如下圖3所示：圖3 Cadence的原理圖編輯窗口點(diǎn)擊工具箱的元器件按鈕，使其選中，再點(diǎn)擊對(duì)象選擇器左邊中間的置P按鈕，出現(xiàn)“Pick Devices” 對(duì)話(huà)框，在元器件庫(kù)中選擇需要的合適元器件擺好后，接下來(lái)進(jìn)行線(xiàn)路連接，完成原理圖的繪制，繪制好的原理圖如下圖4所示：圖4四輸入與非門(mén)電路原理圖5.2 四輸入與非門(mén)電路的仿真完成四輸入與非門(mén)電路原理圖的繪制后，下面進(jìn)行電路的仿真測(cè)試，在電路的仿真開(kāi)始之前需要在電路的輸入端加上輸入信號(hào)，如下圖5所示：圖5 電路仿真輸入信號(hào)設(shè)置完成電路仿真設(shè)置之后，下面便進(jìn)行電路的仿真，觀(guān)察電路

18、的輸出的波形如下圖6所示：圖6 電路仿真波形根據(jù)四輸入與非門(mén)電路的的真值表可知，只有當(dāng)輸入Vi1、Vi2、Vi3、Vi4同時(shí)為高電平（1）時(shí)，電路輸出才為低電平（0），在其他的輸入情況下電路輸出都為高電平（0）。觀(guān)察上圖的電路仿真輸出結(jié)果可知，仿真結(jié)果與四輸入門(mén)電路的真值表結(jié)果一致，所以電路設(shè)計(jì)正確。6 L-EDIT中四輸入與非門(mén)電路版圖的設(shè)計(jì)6.1 版圖設(shè)計(jì)的基本知識(shí)版圖設(shè)計(jì)是創(chuàng)建工程制圖（網(wǎng)表）的精確的物理描述的過(guò)程，而這一物理描述遵守由制造工藝、設(shè)計(jì)流程以及仿真顯示為可行的性能要求所帶來(lái)的一系列約束。以下是版圖設(shè)計(jì)步驟：1、首先，市場(chǎng)部通常會(huì)詳細(xì)說(shuō)明需要開(kāi)發(fā)的產(chǎn)品。2、下一步是規(guī)定設(shè)計(jì)的

19、結(jié)構(gòu)或者行為。電路設(shè)計(jì)工程師規(guī)定芯片的結(jié)構(gòu)來(lái)滿(mǎn)足市場(chǎng)和/或IDEA功能需求。3、系統(tǒng)仿真由一組工程師完成。這組工程師會(huì)對(duì)將要集成在最終芯片中的各個(gè)單獨(dú)模塊進(jìn)行定義和驗(yàn)證。4、電路設(shè)計(jì)組完成所有的數(shù)字和模擬仿真，來(lái)驗(yàn)證電路的方案和門(mén)的連通性，以及門(mén)的尺寸（為了滿(mǎn)足時(shí)序規(guī)范）。這些組需要和版圖設(shè)計(jì)組進(jìn)行交互，版圖設(shè)計(jì)組會(huì)使電路適合芯片的版圖布局。5、版圖設(shè)計(jì)由版圖設(shè)計(jì)工程師完成。他們的工作包括放置多邊形，對(duì)于所有的模塊，利用電路組生成的電路圖來(lái)實(shí)現(xiàn)晶體管、基底連線(xiàn)、連線(xiàn)（使用1至6層金屬）等。拿去大規(guī)模生產(chǎn)的最終設(shè)計(jì)是整個(gè)芯片的版圖。6、在第一塊晶圓制造出來(lái)后，測(cè)試工程師組就要開(kāi)始嘗試測(cè)試芯片，首

20、先，他們將檢查工藝參數(shù)是否在可以接受的允許誤差范圍內(nèi)。下一步是使用工程測(cè)試儀來(lái)測(cè)試芯片，以便于找出所有的違規(guī)，并嘗試在現(xiàn)場(chǎng)解決這些問(wèn)題。7、在改正所有的錯(cuò)誤（工藝上的和/或邏輯上的）后,芯片就要開(kāi)始批量生產(chǎn)并流入市場(chǎng)。版圖設(shè)計(jì)得好壞，其功能正確與否，必須通過(guò)驗(yàn)證工具才能確定。版圖的驗(yàn)證通常包括三大部分：設(shè)計(jì)規(guī)則檢查(DRC)、電學(xué)規(guī)則檢查(ERC)和版圖與電路圖對(duì)照(LVS)。只有通過(guò)版圖驗(yàn)證的芯片設(shè)計(jì)才進(jìn)行制版和工藝流片。根據(jù)錯(cuò)誤報(bào)告的提示, 修改版圖的步驟為：(1) 將錯(cuò)誤文件導(dǎo)入Virtuoso 界面。(2) 找到錯(cuò)誤層, 根據(jù)錯(cuò)誤提示進(jìn)行修改。(3) 更新gds II, 編譯規(guī)則文件,

21、 進(jìn)行DRC 驗(yàn)證, 重復(fù)上述(1) , (2) 操作, 直至版圖完全通過(guò)DRC 驗(yàn)證。整套的標(biāo)準(zhǔn)單元庫(kù)包括版圖庫(kù)、符號(hào)庫(kù)、電路邏輯庫(kù)等。包含了組合邏輯、時(shí)序邏輯、功能單元和特殊類(lèi)型單元。是集成電路芯片后端設(shè)計(jì)過(guò)程中的基礎(chǔ)部分。一般每個(gè)工藝廠(chǎng)商在每個(gè)工藝下都會(huì)提供相應(yīng)的標(biāo)準(zhǔn)單元。標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)主要包括電路設(shè)計(jì)和版圖設(shè)計(jì)記憶文檔的提取。其中電路設(shè)計(jì)環(huán)節(jié)要確定庫(kù)容量的確定和時(shí)序曲線(xiàn)的優(yōu)化，在這一設(shè)計(jì)中要最終確定所需的單元類(lèi)型和驅(qū)動(dòng)能力，電路設(shè)計(jì)完畢后進(jìn)行版圖的設(shè)計(jì)，往往通過(guò)全定制的人工設(shè)計(jì)進(jìn)行。不過(guò)也有一些自動(dòng)化的工具進(jìn)行，如CELLERITY和CLIP。6.2 基本MOS單元的繪制按照上述步驟

22、在L-EDIT中分別繪制NMOS、PMOS基本結(jié)構(gòu)單元，繪制完成的MOS單元如下圖7、8所示：圖7 NMOS基本單元圖8 PMOS基本單元在完成NMOS、PMOS基本結(jié)構(gòu)單元的繪制后，需要分別對(duì)兩結(jié)構(gòu)單元進(jìn)行電器規(guī)則的檢查，在檢查無(wú)誤后才能調(diào)用到整體的電路設(shè)計(jì)中，如果電氣規(guī)則檢查有錯(cuò)誤，必須根據(jù)錯(cuò)誤提示對(duì)其進(jìn)行修改，電器規(guī)則檢查如下圖9所示：圖9 電氣規(guī)則檢查6.3 COMS四輸入與非門(mén)的版圖設(shè)計(jì)完成NMOS與PMOS基本結(jié)構(gòu)單元的繪制后，下面進(jìn)行COMS四輸入與非門(mén)的版圖設(shè)計(jì)，可以直接調(diào)用NMOS與PMOS基本結(jié)構(gòu)單元，然后完成器件的布局與線(xiàn)路的連接，得到完成后的版圖如下圖10所示：圖10 四輸入與非門(mén)電路版圖對(duì)比四輸入與非門(mén)電路原理圖下圖11所示:圖11四輸入與非門(mén)電路原理圖7課程設(shè)計(jì)總結(jié)通過(guò)這次Cadenc