硬件工程師筆試題及答案FPGA相關

1、硬件工程師筆試面試題及答案（FPGA相關）1. 同步電路和異步電路的區(qū)別是什么？異步電路：主要是組合邏輯電路，用于產生地址譯碼器、或的讀寫控制信號脈沖，但它同時也用在時序電路中，此時它沒有統(tǒng)一的時鐘，狀態(tài)變化的時刻是不穩(wěn)定的，通常輸入信號只在電路處于穩(wěn)定狀態(tài)時才發(fā)生變化。也就是說一個時刻允許一個輸入發(fā)生變化，以避免輸入信號之間造成的競爭冒險。電路的穩(wěn)定需要有可靠的建立時間和持時間，待下面介紹。 同步電路：是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。比如觸發(fā)器

2、，當上升延到來時，寄存器把端的電平傳到輸出端。在同步電路設計中一般采用D觸發(fā)器，異步電路設計中一般采用Latch修改.2.什么是同步邏輯和異步邏輯？同步邏輯：是時鐘之間有固定的因果關系。異步邏輯：是各時鐘之間沒有固定的因果關系。3. 什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現（漏極或者集電極開路），由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應加一個上拉電阻。（線或則是下拉電阻）4. 什么是Setup 和Holdup時間？5、setup和holdup時間的區(qū)別.6、解釋se

3、tup time和hold time的定義和在時鐘信號延遲時的變化。7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數據穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time。如不滿足setup time，這個數據就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數據才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數據穩(wěn)定不變的時間。如果hold time不夠，數

4、據同樣不能被打入觸發(fā)器。建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數據信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數據，將會出現亞穩(wěn)態(tài)（metastability）的情況。如果數據信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、 說說對數字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。9、什么是競爭與冒險現象？怎樣判斷？如何消除？在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致

5、到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的（冗余）消去項，但是不能避免功能冒險，二是在芯片外部加電容，三是增加選通電路。10、 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Lo

6、gic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。CMOS的高低電平分別為:Vih>=0.7VDD，Vil<=0.3VDD；Voh>=0.9VDD，Vol<=0.1VDD. TTL的為:Vih>=2

7、.0v，Vil<=0.8v；Voh>=2.4v，Vol<=0.4v.上拉電阻應用： 1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門電路要輸出“1”時才需要加上拉電阻，不加根本就沒有高電平。3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻，但在有時用OC門作驅動（例如：控制一個 LED）灌電流工作時就可以不加上拉電阻?；蛘哒f：對于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電

8、極開路輸出型電路輸出電流通道。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。5、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。6、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括： 1、從節(jié)約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。2、從確保足夠的驅動電流考慮應當足夠?。浑娮栊。娏鞔?。3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點，通常在1k到10k之間選取。對下拉電阻也有類似道理。11、 如何解決亞穩(wěn)態(tài)。觸發(fā)器的建

9、立時間或保持時間不滿足，就可能產生亞穩(wěn)態(tài)。此時觸發(fā)器的輸出處于一種不確定狀態(tài)，即輸出的電平不在有效電平范圍之內，可能是振蕩、毛刺或固定的某一電壓。經過決斷時間，觸發(fā)器將穩(wěn)定到0或1上，但究竟是0還是1，是隨機的，所以亞穩(wěn)定可能造成邏輯錯誤。但更嚴重的危害是本級電路的亞穩(wěn)態(tài)可能會使下一級電路也產生亞穩(wěn)態(tài)，這樣擴大了故障面，甚至導致系統(tǒng)癱瘓。解決辦法：通過兩級觸發(fā)器級聯(lián)可以將發(fā)生亞穩(wěn)態(tài)的概率降低到很低的程度，或者用其他的同步機制。 12、 IC設計中同步復位與異步復位的區(qū)別。 同步復位在時鐘沿產生復位信號，完成復位動作。異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。 異步復位對復位信號要

10、求比較高，不能有毛刺，如果其與時鐘關系不確定，也可能出現亞穩(wěn)態(tài)。13、MOORE 與 MEELEY狀態(tài)機的特征。Moore 狀態(tài)機的輸出僅與當前狀態(tài)值有關，Mealy 狀態(tài)機的輸出不僅與當前狀態(tài)值有關，而且與當前輸入值有關。14、多時域設計中，如何處理信號跨時域。不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO，雙口RAM，握手信號等?？鐣r域的信號要經過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域

11、2之前，要先經過時鐘域2的同步器同步后，才能進入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產生亞穩(wěn)態(tài)，因為它們之間沒有必然關系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數據的正確性。所以通常只同步很少位數的信號。比如控制信號，或地址。當同步的是地址時，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個同步器在起作用，這樣可以降低出錯概率，像異步FIFO的設計中，比較讀寫地址的大小時，就是用這種方法。 如果兩個時鐘域之間傳送大量的數據，可以用異步FIFO來解決問題。 我們可以在跨越Clock Domain 時加上一個低電平使能的Lockup Latch 以確保Timing能正確無誤。 15、給了reg的setup，hold時間，求中間組合邏輯的delay范圍。 hold < Delay < period - setup16、 時鐘周期為T,觸發(fā)器D1的寄存器到輸出時間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2