集成電路綜合課程設計

1、課程設計開課學期： 2013-2014學年第一學期 課程名稱： 集成電路綜合課程設計 學 院： 專 業(yè)： 班 級： 學 號： 姓 名： 任課教師： 2013 年 9 月 11 日 一、課程設計目的3二、設計要求33三、設計基本原理3四、設計設計分析4五，設計實現(xiàn)過程5A.電路設計5B.綜合過程5C.結(jié)果8五.總結(jié)及感想9附件：23設計目的利用verilogHDL設計數(shù)字電路異步FIFO,通過對verilogHDL的學習，掌握一些基本的知識，本次課程設計的安排旨在提升學生的動手能力，加強大家對專業(yè)理論知識的理解和實際運用，加強大家的自學能力，為大家做畢業(yè)設計做很好的鋪墊。設計要求遵循RTL設計規(guī)

2、則，利用VerilogHDL 設計數(shù)字電路異步FIFO.異步FIFO具有讀寫兩個時鐘，讀時鐘100MHz，寫時鐘50MHz。RTL為可綜合設計，需要考慮不同時鐘領域的同步設計，具有空滿標志產(chǎn)生邏輯，并且根據(jù)空滿標志進行讀寫數(shù)據(jù)及讀寫使能等邏輯控制。根據(jù)RTL設計，編寫驗證環(huán)境，即testbench，在testbench中測試異步FIFO的讀寫功能是否正確。異步FIFO寫數(shù)據(jù)由testbench產(chǎn)生。編寫一定的測試向量，來測試覆蓋所設計的異步FIFO各項功能及指標。將異步FIFO RTL在DC環(huán)境中進行綜合，編寫約束文件，給出最終的綜合結(jié)果，包括面積報告，網(wǎng)表及時序報告。約束

3、文件中，讀寫時鐘要求見上，輸入延遲為寫時鐘周期的一半，輸出延遲為讀時鐘周期的1/3,其他約束要求根據(jù)RTL設計自己確定。設計基本原理從硬件的觀點來看，就是一塊數(shù)據(jù)內(nèi)存。它有兩個端口，一個用來寫數(shù)據(jù)，就是將數(shù)據(jù)存入FIFO；另一個用來讀數(shù)據(jù)，也就是將數(shù)據(jù)從FIFO當中取出。與FIFO操作相關的有兩個指針，寫指針指向要寫的內(nèi)存部分，讀指針指向要讀的內(nèi)存部分。FIFO控制器通過外部的讀寫信號控制這兩個指針移動，并由此產(chǎn)生FIFO空信號或滿信號。對于異步FIFO而言，數(shù)據(jù)是由某一個時鐘域的控制信號寫入FIFO，而由另一個時鐘域的控制信號將數(shù)據(jù)讀出FIFO。也就是說，讀寫指針的變化動作是由不同的時鐘產(chǎn)生

4、的。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據(jù)異步的指針信號對FIFO的滿狀態(tài)或空狀態(tài)進行正確的判斷。設計分析在數(shù)字集成電路中，觸發(fā)器要滿足setup/hold的時間要求。當一個信號被寄存器鎖存時，如果信號和時鐘之間不滿足這個要求，Q端的值是不確定的，并且 在未知的時刻會固定到高電平或低電平。這個過程稱為亞穩(wěn)態(tài)（Metastability）。圖2所示為異步時鐘和亞穩(wěn)態(tài)，圖中clka和clkb為異步時 鐘。對寫地址/讀地址采用格雷碼。由實踐可知，同步多個異步輸入信號出現(xiàn)亞穩(wěn)態(tài)的概率遠遠大于同步一個異步信號的概率。對多個觸發(fā)器的輸出所組成的寫地址/讀地址可以采用格雷碼。由于格雷碼每次只變化

5、一位，采用格雷碼可以有效地減少亞穩(wěn)態(tài)的產(chǎn)生。  2.2 空/滿標志的產(chǎn)生空/滿標志的產(chǎn)生FIFO的核心部分。如何正確設計此部分的邏輯，直接影響到FIFO的性能?？? 滿標志產(chǎn)生的原則是：寫滿不溢出，讀空不多讀。即無論在什么進修，都不應出現(xiàn)讀寫地址同時對一個存儲器地址操作的情況。在讀寫地址相等或相差一個或多個地 址的時候，滿標志應該有效，表示此時FIFO已滿，外部電路應對FIFO發(fā)數(shù)據(jù)。在滿信號有效時寫數(shù)據(jù)，應根據(jù)設計的要求，或保持、或拋棄重發(fā)。同理，空 標志的產(chǎn)生也是如此，即：空標志<=(|寫地址-讀地址|<=預定值)AND（寫地址超前讀地址）滿標志<=（|寫地址-

6、讀地址|<=預定值）AND(讀地址超前寫地址)設計實現(xiàn)過程五、設計實現(xiàn)過程A、電路實現(xiàn)過程 附圖 1 由異步FIFO內(nèi)部模塊圖和接口信號（附圖1）可以知道，因為是兩個異步的時鐘，所以用鎖存器來避免產(chǎn)生亞穩(wěn)態(tài)。為了生成空滿標志，我們采用格雷碼來編寫。我們可以看出FIFO中的讀寫指針是一個循環(huán)指針，讀寫指針初始化值都為0，滿標志初始化為0，空標志初始化值為1.讀寫操作開始的時候，每做一次寫操作，寫指針加1，每做一次讀操作，讀指針也加1,。當讀指針在加1過程中與寫指針相等的時候，表示緩沖區(qū)為空，應置空標志。反之，寫指針加1過程中等于讀指針，緩沖區(qū)滿，應置滿標志。 經(jīng)上面的分析，結(jié)合格雷碼的特點

7、，我們可以將滿標志定義如下： overflow=(wptrnrptrn-1)&(wptrn-1rptrn 我們可以將空標志定義如下： underflow=(wptrnrptrn-1&(wptrn-1rptrn)分析后根據(jù)RTL設計的規(guī)則來編寫代碼如下所示：/asyn fifotimescale 1ns/1nsmodule fifo (wdata,full,winc,wclk,wrst_n,rdata,rinc,empty,rclk,rrst_n);/-parameterWIDTH = 8;parameter DEPTH = 2;parametermax_count = 2

8、9;b11;/-inputWIDTH:0wdata;inputwinc;inputwclk;inputwrst_n;inputrinc;inputrclk;inputrrst_n;/-outputfull;outputWIDTH:0rdata;outputempty;/-regfull_r;regempty_r;regWIDTH:0rdata_r;/-regDEPTH:0wptr; /n+1 ptrregDEPTH:0rptr;regDEPTH:0w1_rptr;regDEPTH:0w2_rptr;regDEPTH:0r1_wptr;regDEPTH:0r2_wptr;/-reg(WIDTH-

9、1):0fifomem 0:max_count;regDEPTH:0wbin,rbin;wireDEPTH:0rgnext,rbnext,wgnext,wbnext;regDEPTH:0 rgnext_r,rbnext_r;wire(DEPTH-1):0raddr,waddr;/reg(DEPTH-1):0raddr_r;wirefull_val,empty_val;/-/write inalways(posedge wclk)beginif(!winc&!full)/write enable no fullfifomemwaddr <= wdata;end/read outal

10、ways(posedge rclk)beginif(!rinc&!empty)rdata_r <= fifomemraddr;end/-/asyn write ptralways(posedge wclk or negedge wrst_n)beginif(!wrst_n)w2_rptr,w1_rptr <= 2'b00;elsew2_rptr,w1_rptr <= w1_rptr,rptr;end/-/generate wptr and wbinalways(posedge wclk or negedge wrst_n)beginif(!wrst_n)wbi

11、n,wptr <= 2'b00;elsewbin,wptr <= wbnext,wgnext;end/-assign waddr = wbin(DEPTH-1):0;assign wbnext = !full ? (wbin + !winc) : wbin;assignwgnext = (wbnext >> 1) wbnext;assign full_val = (wgnext = w2_rptrDEPTH,w2_rptr(DEPTH-1):0);always(posedge wclk or negedge wrst_n)beginif(!wrst_n)full

12、_r <= 1'b0;elsefull_r <= full_val;end/asyn read ptr -always(posedge rclk or negedge rrst_n)beginif(!rrst_n)r2_wptr,r1_wptr <= 2'b00;elser2_wptr,r1_wptr <= r1_wptr,wptr;end/-/generate rbin and rptralways(posedge rclk or negedge rrst_n)beginif(!rrst_n)rbin,rptr <= 2'b00;else

13、rbin,rptr <= rbnext_r,rgnext_r;end/-assignraddr = rbin(DEPTH-1):0;assignrbnext = !empty ? (rbin + !rinc) :rbin;assign rgnext = (rbnext >> 1) rbnext;assignempty_val = (rgnext_r = r2_wptr);always(posedge rclk or negedge rrst_n)beginif(!rrst_n)empty_r <= 1'b0;elseempty_r <= empty_val

14、;end/-assignfull = full_r;assignempty = empty_r;assignrdata = rdata_r;/assign rgnext = rgnext_r;always (posedge rclk )beginrgnext_r <= rgnext;rbnext_r <= rbnext;/raddr_r <= raddr;endendmodule在quartus II中進行編譯，語法正確無誤后在modelsim中進行仿真查看是否有滿足預設的功能和要求。編譯文件（testbench）如下所示。timescale 1 ns/ 1 psmodule

15、 FIFO_vlg_tst();/ constants / general purpose registers/reg eachvec;/ test vector input registersreg 7:0 IN;reg RD_CLOCK;reg RINC;reg RRESET_N;reg WINC;reg WRESET_N;reg WR_CLOCK;/ wires wire EMPTY_P;wire FULL_P;wire 7:0 OUT;/ assign statements (if any) FIFO i1 (/ port map - connection between master

16、 ports and signals/registers .EMPTY_P(EMPTY_P),.FULL_P(FULL_P),.IN(IN),.OUT(OUT),.RD_CLOCK(RD_CLOCK),.RINC(RINC),.RRESET_N(RRESET_N),.WINC(WINC),.WRESET_N(WRESET_N),.WR_CLOCK(WR_CLOCK);initial fork WR_CLOCK = 0;WINC = 1;#10 WRESET_N = 0;#20 WRESET_N = 1;#40 WINC = 0;/IN = 8'd10;join initial fork

17、 RD_CLOCK = 0;RINC = 1;#10 RRESET_N = 0;#200 RRESET_N = 1;#400 RINC = 0;join always begin #10 WR_CLOCK = WR_CLOCK; end always begin #100 RD_CLOCK = RD_CLOCK; end endmoduleB、綜合過程將RTL文件拷如liux系統(tǒng)中進行綜合，生成門級網(wǎng)表，并根據(jù)要求來編寫約束文件，使文件最優(yōu)化。完成后的約束文件如下：#fifo constrains #authou johnny#design entry#read_verilog ./rtl/f

18、ifo.vcheck_designcurrent_designset_max_area 1000#set_min_area 0.0#setup operating conditions ,wire load, clocks,reset#create_clock -period 10 -waveform0 5 get_ports CLOCKcreate_clock -period 20 get_ports wclkcreate_clock -period 10 get_ports rclkset_dont_touch_network get_clocks wclkset_dont_touch_n

19、etwork get_clocks rclk#set_dont_touch_network list CLOCK RESET_Nset_operating_conditions -max WCIND -min WCCOMset_wire_load_model -name "10x10"set_wire_load_mode enclosedset_clock_latency 4.0 get_clocks wclkset_clock_latency 2.0 get_clocks rclkset_clock_uncertainty -setup 4.0 -hold 0.50 ge

20、t_clocks wclkset_clock_uncertainty -setup 2.0 -hold 0.25 get_clocks rclk#useful commands #report_port -verbose #report_clock#reset_design#list_libs#remove_design -all#remove_design -design#list_files#lists all files in DC memory#list_designs#list_license#input drives#set_driving_cell -lib_cell AN2 g

21、et_ports wdata#set_drive 0 list RESET_N#output load #set_load 5 all_outputs#set input & set output delay#set_input_delay -max 10 -clock wclk get_ports wdataset_input_delay -max 5 -clock rclk get_ports rdataset_output_delay -max 3.3 -clock rclk get_ports rdata#set_input_delay 5 -clock CLOCK all_i

22、nputs#Advanced constrints#group_path#set_false_path#set_multicycle#compile and write the database#compile#create reports#write -hierarchy -format verilog -output ./rtl/fifo_timing.vwrite_sdc ./rtl/fifo_timing.sdcreport_timingreport_areareport_area > ./fifo_test.area_rptreport_constraint -all_viol

23、ators > fifo_test.constraint_rpt#gui_start#report#report_timing結(jié)果系統(tǒng)功能仿真波形：時序仿真波形：總結(jié)及感想雖然該設計用了差不多兩個星期的時間，雖然效率不高，但也對學到了不少東西。對同步異步信號有了較深的理解，以及怎樣通過看RTL和描述語言作對比，找出問題的所在，此方法對于小的設計及有幫助。同時也讓我積累了一些經(jīng)驗，比如在設計之前還查找相關的資料，了解該方面設計目前的大體情況。整理好設計方案、思想等。這樣能在很大程度上提高設計效率。附件：門級網(wǎng)表：module fifo ( wdata, full, winc, wclk,

24、wrst_n, rdata, rinc, empty, rclk, rrst_n ); input 8:0 wdata; output 8:0 rdata; input winc, wclk, wrst_n, rinc, rclk, rrst_n; output full, empty; wire N5, N6, fifomem07 , fifomem06 , fifomem05 , fifomem04 , fifomem03 , fifomem02 , fifomem01 , fifomem00 , fifomem17 , fifomem16 , fifomem15 , fifomem14

25、, fifomem13 , fifomem12 , fifomem11 , fifomem10 , fifomem27 , fifomem26 , fifomem25 , fifomem24 , fifomem23 , fifomem22 , fifomem21 , fifomem20 , fifomem37 , fifomem36 , fifomem35 , fifomem34 , fifomem33 , fifomem32 , fifomem31 , fifomem30 , N14, N15, N16, N17, N18, N19, N20, N21, w2_rptr2 , full_va

26、l, rbin2 , empty_val, n10, n20, n23, n26, n29, n31, n32, n33, n34, n35, n36, n37, n38, n39, n40, n41, n42, n43, n44, n45, n46, n47, n48, n49, n50, n51, n52, n53, n54, n55, n56, n57, n58, n59, n60, n61, n62, n63, n64, n65, n66, n67, n68, n69, n70, n71, n72, n73, n74, n75, n76, n77, n78, n79, n80, n81

27、, n82, n83, n84, n85, n86, n87, n88, n89, n96, n97, n98, n99, n100, n101, n102, n103, n104, n105, n106, n107, n108, n109, n110, n111, n112, n113, n114, n115, n116, n117, n118, n119, n120, n121, n122, n123, n124, n125, n126, n127, dp_cluster_0/N34 , N32, dp_cluster_1/N36 , N31, n128, n129, n130, n131

28、, n132, n133, n134, n135, n136, n137, n138, n139, n140, n141, n142, n143, n144, n145, n146, n147, n148, n149, n150, n151, n152, n153, n154, n155, n156, n157, n158, n159, n160, n161, n162, n163, n164, n165, n166, n167, n168, n169, n170, n171, n172, n173, n174, n175, n176, n177, n178, n179, n180, n181

29、, n182, n183, n184, n185, n186, n187, n188, n189, n190, n191, n192, n193; wire 2:0 w1_rptr; wire 2:0 rptr; wire 2:0 wbnext; wire 1:0 wgnext; wire 2:0 wptr; wire 2:0 wbin; wire 2:0 r1_wptr; wire 1:0 rbnext_r; wire 2:0 rgnext_r; wire 2:0 rbnext; wire 2:0 rgnext; assign rdata8 = 1'b0; FD2 wptr_reg2

30、 ( .D(wbnext2), .CP(wclk), .CD(wrst_n), .Q(wptr2) ); FD2 wptr_reg1 ( .D(wgnext1), .CP(wclk), .CD(wrst_n), .Q(wptr1) ); FD2 wptr_reg0 ( .D(wgnext0), .CP(wclk), .CD(wrst_n), .Q(wptr0) ); FD2 wbin_reg2 ( .D(wbnext2), .CP(wclk), .CD(wrst_n), .Q(wbin2) ); FD2 r1_wptr_reg2 ( .D(wptr2), .CP(rclk), .CD(rrst

31、_n), .Q(r1_wptr2) ); FD2 r1_wptr_reg1 ( .D(wptr1), .CP(rclk), .CD(rrst_n), .Q(r1_wptr1) ); FD2 r1_wptr_reg0 ( .D(wptr0), .CP(rclk), .CD(rrst_n), .Q(r1_wptr0) ); FD2 r2_wptr_reg2 ( .D(r1_wptr2), .CP(rclk), .CD(rrst_n), .QN(n38) ); FD2 r2_wptr_reg1 ( .D(r1_wptr1), .CP(rclk), .CD(rrst_n), .QN(n39) ); F

32、D2 r2_wptr_reg0 ( .D(r1_wptr0), .CP(rclk), .CD(rrst_n), .QN(n37) ); FD1 rbnext_r_reg2 ( .D(rbnext2), .CP(rclk), .Q(rgnext2) ); FD1 rgnext_r_reg2 ( .D(rgnext2), .CP(rclk), .Q(rgnext_r2) ); FD2 rptr_reg2 ( .D(rgnext_r2), .CP(rclk), .CD(rrst_n), .Q(rptr2) ); FD2 w1_rptr_reg2 ( .D(rptr2), .CP(wclk), .CD

33、(wrst_n), .Q(w1_rptr2) ); FD2 w2_rptr_reg2 ( .D(w1_rptr2), .CP(wclk), .CD(wrst_n), .Q( w2_rptr2 ) ); FD2 rbin_reg2 ( .D(rgnext2), .CP(rclk), .CD(rrst_n), .Q(rbin2 ) ); FD1 rbnext_r_reg1 ( .D(rbnext1), .CP(rclk), .Q(rbnext_r1) ); FD2 rbin_reg1 ( .D(rbnext_r1), .CP(rclk), .CD(rrst_n), .Q(N6), .QN( n16

34、3) ); FD1 rgnext_r_reg1 ( .D(rgnext1), .CP(rclk), .Q(rgnext_r1) ); FD2 rptr_reg1 ( .D(rgnext_r1), .CP(rclk), .CD(rrst_n), .Q(rptr1) ); FD2 w1_rptr_reg1 ( .D(rptr1), .CP(wclk), .CD(wrst_n), .Q(w1_rptr1) ); FD2 w2_rptr_reg1 ( .D(w1_rptr1), .CP(wclk), .CD(wrst_n), .QN(n40) ); FD1 rbnext_r_reg0 ( .D(rbn

35、ext0), .CP(rclk), .Q(rbnext_r0) ); FD2 rbin_reg0 ( .D(rbnext_r0), .CP(rclk), .CD(rrst_n), .Q(N5), .QN( n178) ); FD1 rgnext_r_reg0 ( .D(rgnext0), .CP(rclk), .Q(rgnext_r0) ); FD2 rptr_reg0 ( .D(rgnext_r0), .CP(rclk), .CD(rrst_n), .Q(rptr0) ); FD2 w1_rptr_reg0 ( .D(rptr0), .CP(wclk), .CD(wrst_n), .Q(w1

36、_rptr0) ); FD2 w2_rptr_reg0 ( .D(w1_rptr0), .CP(wclk), .CD(wrst_n), .QN(n41) ); FD1 fifomem_reg07 ( .D(n96), .CP(wclk), .Q(fifomem07 ), .QN(n73) ); FD1 fifomem_reg06 ( .D(n97), .CP(wclk), .Q(fifomem06 ), .QN(n72) ); FD1 fifomem_reg05 ( .D(n98), .CP(wclk), .Q(fifomem05 ), .QN(n71) ); FD1 fifomem_reg0

37、4 ( .D(n99), .CP(wclk), .Q(fifomem04 ), .QN(n70) ); FD1 fifomem_reg03 ( .D(n100), .CP(wclk), .Q(fifomem03 ), .QN(n69) ); FD1 fifomem_reg02 ( .D(n101), .CP(wclk), .Q(fifomem02 ), .QN(n68) ); FD1 fifomem_reg01 ( .D(n102), .CP(wclk), .Q(fifomem01 ), .QN(n67) ); FD1 fifomem_reg00 ( .D(n103), .CP(wclk),

38、.Q(fifomem00 ), .QN(n66) ); FD1 fifomem_reg17 ( .D(n104), .CP(wclk), .Q(fifomem17 ), .QN(n65) ); FD1 fifomem_reg16 ( .D(n105), .CP(wclk), .Q(fifomem16 ), .QN(n64) ); FD1 fifomem_reg15 ( .D(n106), .CP(wclk), .Q(fifomem15 ), .QN(n63) ); FD1 fifomem_reg14 ( .D(n107), .CP(wclk), .Q(fifomem14 ), .QN(n62)

39、 ); FD1 fifomem_reg13 ( .D(n108), .CP(wclk), .Q(fifomem13 ), .QN(n61) ); FD1 fifomem_reg12 ( .D(n109), .CP(wclk), .Q(fifomem12 ), .QN(n60) ); FD1 fifomem_reg11 ( .D(n110), .CP(wclk), .Q(fifomem11 ), .QN(n59) ); FD1 fifomem_reg10 ( .D(n111), .CP(wclk), .Q(fifomem10 ), .QN(n58) ); FD1 fifomem_reg27 (

40、.D(n112), .CP(wclk), .Q(fifomem27 ), .QN(n57) ); FD1 fifomem_reg26 ( .D(n113), .CP(wclk), .Q(fifomem26 ), .QN(n56) ); FD1 fifomem_reg25 ( .D(n114), .CP(wclk), .Q(fifomem25 ), .QN(n55) ); FD1 fifomem_reg24 ( .D(n115), .CP(wclk), .Q(fifomem24 ), .QN(n54) ); FD1 fifomem_reg23 ( .D(n116), .CP(wclk), .Q(

41、fifomem23 ), .QN(n53) ); FD1 fifomem_reg22 ( .D(n117), .CP(wclk), .Q(fifomem22 ), .QN(n52) ); FD1 fifomem_reg21 ( .D(n118), .CP(wclk), .Q(fifomem21 ), .QN(n51) ); FD1 fifomem_reg20 ( .D(n119), .CP(wclk), .Q(fifomem20 ), .QN(n50) ); FD1 fifomem_reg37 ( .D(n120), .CP(wclk), .Q(fifomem37 ), .QN(n49) );

42、 FD1 fifomem_reg36 ( .D(n121), .CP(wclk), .Q(fifomem36 ), .QN(n48) ); FD1 fifomem_reg35 ( .D(n122), .CP(wclk), .Q(fifomem35 ), .QN(n47) ); FD1 fifomem_reg34 ( .D(n123), .CP(wclk), .Q(fifomem34 ), .QN(n46) ); FD1 fifomem_reg33 ( .D(n124), .CP(wclk), .Q(fifomem33 ), .QN(n45) ); FD1 fifomem_reg32 ( .D(

43、n125), .CP(wclk), .Q(fifomem32 ), .QN(n44) ); FD1 fifomem_reg31 ( .D(n126), .CP(wclk), .Q(fifomem31 ), .QN(n43) ); FD1 fifomem_reg30 ( .D(n127), .CP(wclk), .Q(fifomem30 ), .QN(n42) ); FD2 empty_r_reg ( .D(empty_val), .CP(rclk), .CD(rrst_n), .Q(empty), .QN( dp_cluster_1/N36 ) ); FD1 rdata_r_reg0 ( .D

44、(n89), .CP(rclk), .Q(rdata0), .QN(n74) ); FD1 rdata_r_reg1 ( .D(n88), .CP(rclk), .Q(rdata1), .QN(n75) ); FD1 rdata_r_reg2 ( .D(n87), .CP(rclk), .Q(rdata2), .QN(n76) ); FD1 rdata_r_reg3 ( .D(n86), .CP(rclk), .Q(rdata3), .QN(n77) ); FD1 rdata_r_reg4 ( .D(n85), .CP(rclk), .Q(rdata4), .QN(n78) ); FD1 rd

45、ata_r_reg5 ( .D(n84), .CP(rclk), .Q(rdata5), .QN(n79) ); FD1 rdata_r_reg6 ( .D(n83), .CP(rclk), .Q(rdata6), .QN(n80) ); FD1 rdata_r_reg7 ( .D(n82), .CP(rclk), .Q(rdata7), .QN(n81) ); OR2 U68 ( .A(full), .B(winc), .Z(n20) ); AN3 U69 ( .A(n31), .B(n32), .C(n33), .Z(full_val) ); AN3 U75 ( .A(n34), .B(n

46、35), .C(n36), .Z(empty_val) ); EOI U3 ( .A(rgnext2), .B(rbnext_r1), .Z(rgnext1) ); EOI U4 ( .A(rbnext_r1), .B(rbnext_r0), .Z(rgnext0) ); EOI U70 ( .A(wgnext1), .B(n40), .Z(n33) ); EOI U71 ( .A(wbnext2), .B(wbnext1), .Z(wgnext1) ); EOI U72 ( .A(wbnext2), .B(w2_rptr2 ), .Z(n32) ); EOI U73 ( .A(wgnext0), .B(n41), .Z(n31) ); EOI U74 ( .A(wbnext0), .B(wbnext1), .Z(wgnext0) ); EOI U76 ( .A(rgnext_r2), .B(n38), .Z(n36) ); EOI U77 ( .A(rgnext_r1), .B(n39), .Z(n35) ); EOI U78 ( .A(rgnext_r0), .B(n37), .Z(n34) ); FD2 wbin_reg1 ( .D(wbnext1), .CP(wclk), .CD(wrst_