TMS320VC5509與AD7322的數(shù)據(jù)采集系統(tǒng)的設計

1、TMS320VC5509與AD7322的數(shù)據(jù)采集系統(tǒng)的設計在以DSP為主的嵌入式應用系統(tǒng)中，經(jīng)常用到前端數(shù)據(jù)采集單元，在該單元中對所采集的信號進行濾波，然后經(jīng)過AD轉(zhuǎn)換器進行模數(shù)轉(zhuǎn)換，最后將采集到的信號傳入DSP芯片中。這里給出了一種采用TI公司的C5000系列定點DSP芯片TMS320VC5509和ADI Device公司的2通道的、軟件可選的、雙極性輸入的、最高轉(zhuǎn)換速率是1MSpS、12位的帶符號的逐次逼近型串行AD7322的數(shù)據(jù)采集系統(tǒng)。1 關鍵硬件接口電路實現(xiàn)11 CCD模塊采用東芝公司的TCD1206SUP線陣CCD，TCD1206SUP器件是一種典型的雙溝道線陣CCD器件，具有較高

2、的靈敏度和很低的暗電流噪聲，光敏像元數(shù)目為2160，每個光敏單元的尺寸為14m、14m高，中心距亦為14m，光敏元陣列總長為3024 mm。有4檔驅(qū)動頻率可以設定，分別為500 kHz，250 kHz，125 kHz，6225 kHz。對外接口采用標準的9針(DB9)連接。其中FC為行同步脈沖信號，其高電平到來標志著一行輸出的開始。SP為像元同步脈沖，對應一行中每一個點的輸出。U0為經(jīng)過放大輸出的視頻信號，A0A3為積分時間設置端口，+5 V和+12 V為直流電源，GND為地線，驅(qū)動器的地線與DB9連接口的外殼相連。積分時間控制信號A0A3均為標準TTL電平控制，00001111分別控制16檔

3、積分時間變換；0000時間最短，1111時間最長。12 低通濾波電路由于CCD輸出的視頻信號中，混雜有幅度較大的復位脈沖干擾和攜帶有高頻噪聲信號，為了削弱頻率較高的干擾、噪聲，在CCD與AD轉(zhuǎn)換器之間加一個二階有源低通濾波電路，濾去高頻干擾信號，以保證硬件電路的系統(tǒng)精度。低通濾波電路如圖1所示。圖2中的放大器為精密低噪聲運算放大器OPA121，它是一個低成本高速FET場效應管差分輸入精密運算放大器，差模和共模阻抗都很高。偏置采用共射共基電路，具有很低的輸入偏流，并且有調(diào)零輸出端。片內(nèi)有經(jīng)激光修正、電解質(zhì)絕緣防護和新的電路設計，使芯片獲得了極小的偏流噪聲和很低的漂移。OPA121的8腳為芯片基底

4、連接，一般不需要調(diào)零。但是若要調(diào)零，在1、5腳與負電源接入10 k多圈電位器即可，調(diào)整范圍為±10 mV。在使用時要對輸入端適當進行保護，否則就會失去運放的固有特性。而且電容C的容量不易超過1F，因為大容量的電容器體積大，而且價格高，應盡量避免使用。其中電阻R2=R3=R=64 k，電容C10=C11=C=01pF，這樣計算出該濾波電路的截止頻率和增益分別如下式：f-3dB=12RC=250kHz (1)G=1+(R5R4)=1.57 (2)13 AD轉(zhuǎn)換AD7322是ADI Device公司的2通道的、軟件可選的、雙極性輸入的、最高轉(zhuǎn)換速率是1MSpS、12位的帶符號的逐次逼近型串

5、行AD。它有以下特點：軟件可選的輸入電壓范圍有±10 V，±5 V，±25 V，0 V+10 V；2個模擬輸入通道，可以配置成單端模擬輸入、真差分模擬輸入、偽差分模擬輸入；低功耗，其最大功耗30 mW；自動節(jié)電功能；模擬輸入阻抗高；內(nèi)置25 V的參考電壓。AD7322的功能結(jié)構(gòu)如圖2所示。其中是片選信號，低有效。這個腳的輸入電平有兩個功能，一個是AD7322轉(zhuǎn)換初始化的標識，一個是串行數(shù)據(jù)搬移幀的標識。VIN0、VIN1是模擬輸入通道0和模擬輸入通道1，模擬輸入通道的轉(zhuǎn)換是通過控制寄存器的通道地址位ADD0來進行選擇。如前文所述，輸人通道可以接收±10

6、V，±5 V，±25 V的雙極性電壓輸入，也可以接收0+10 V范圍的單極性電壓輸入。VSS是為模擬輸入部件提供的負極性電壓，VDD是為模擬輸入部件提供的正極性電壓。VCC是提供給AD7322片上的ADC的核心電壓27525 V，該端去耦到模擬地。VDRIVE提供輸入的邏輯電壓，這個電壓決定了片上接口工作的電壓范圍，該引腳去耦到數(shù)字地，而且該電壓可能與VCC引腳上的電壓不相同，但是不能超過VCC電壓的03V。REFINOUT是輸入輸出參考電壓，AD7322包含一個25 V的內(nèi)部參考電壓，當選用內(nèi)部參考電壓時，在這個引腳上要放置一個680nF的電容，當使用外部參考電壓時，內(nèi)部

7、參考電壓失效。DIN是數(shù)據(jù)輸入引腳，該引腳上的數(shù)據(jù)是寫到片上寄存器中的數(shù)據(jù)，并在SCLK時鐘的下降沿打入到寄存器中。DOUT是串行數(shù)據(jù)輸出引腳，轉(zhuǎn)換的輸出數(shù)據(jù)以一個串行數(shù)據(jù)流形式輸出在該引腳上，并且這些數(shù)據(jù)位在輸入SCLK的下降沿被輸出，經(jīng)過16個SCLK后才可以訪問這些數(shù)據(jù)。這個數(shù)據(jù)流包含2個前導0，1個通道說明位，1個符號位，12個轉(zhuǎn)換數(shù)據(jù)位。輸出的數(shù)據(jù)的第一位以高字節(jié)開始。SCLK是串行時鐘輸入，一個串行時鐘輸入需要提供給SCLK來用做從AD7322訪問數(shù)據(jù)的時鐘。這個時鐘也用做轉(zhuǎn)換過程的時鐘源。14 DSP模塊DSP芯片采用Ti公司的TMS320VC5509，它是一種高性能、低功耗、定

8、點數(shù)字信號處理器，其主要特點如下：1)最高主頻能夠達到144MHz，指令周期694ns。2)CPU的內(nèi)部總線結(jié)構(gòu)包括一條程序總線，三條數(shù)據(jù)讀總線，兩條數(shù)據(jù)寫總線及用于外設和DMA控制器的總線。這些總線使得C5509能在一個時鐘內(nèi)完成三次數(shù)據(jù)讀操作和兩次數(shù)據(jù)寫操作。5509還擁有兩個乘法累加器(MAC)，每個累加器都能夠在一個周期內(nèi)執(zhí)行一個17bitx17bit的乘法運算。3)128 kx16 Bit的片上ROM，包括64 k Bytes的DARAM(8塊，每塊4 kx16 Bit)，192K Bytes的SARAM(24塊，每塊4 kxl6 Bit)。4)64 k Bytes的一等待片上ROM

9、(32 k×16 Bit)。5)最大可尋址8 Mxl6 Bit的外部存儲空間。16位的外部存儲器擴展接口可實現(xiàn)與異步存儲器件(SRAM、EPROM)和同步存儲器件(SDRAM)的無縫連接。 6)片上外設包含：2個20 Bit的定時器；1個看門狗定時器；1個六通道的直接存儲器訪問控制器(DMA)；1個主機接口(HPI)；3個多通道緩沖串行口(Mcbsp)；2個多媒體卡(MMC)或安全數(shù)字存儲卡(SD Card)；1個可編程的數(shù)字鎖相環(huán)時鐘發(fā)生器；7個通用輸入輸出口(GPIO)和1個外部標志輸出引腳(XF)；1個通用串行USB接口(12 Mbps)；1個內(nèi)部集成電路模塊(I2C)；1個實

10、時時鐘(RTC)；1個兩通道的10Bit的逐次逼近式模數(shù)轉(zhuǎn)換器(ADC)。7)JTAG仿真接口，符合IEEE19411標準(JTAG)邊界掃描邏輯。15 AD轉(zhuǎn)換器和CCD以及DSP的接口設計AD7322在數(shù)據(jù)轉(zhuǎn)換過程中，采用SCLK引腳上的串行時鐘用做轉(zhuǎn)換時鐘和控制從ADC中搬移數(shù)據(jù)的時鐘。的下降沿使得采樣與保持電路進入保持狀態(tài)并使總線為三態(tài)輸出，然后模擬輸入信號被采樣。一旦轉(zhuǎn)換開始，總共需要16個SCLK時鐘周期才能完成。在第14個SCLK的上升沿，采樣與保持電路回到跟蹤模式，在第16個SCLK的下降沿DOUT腳回到三態(tài)輸出狀態(tài)。如果經(jīng)過16個SCLK時鐘周期，的上升沿到來，則轉(zhuǎn)換被中止，

11、且DOUT腳回到三態(tài)輸出狀態(tài)。根據(jù)在什么時候信號的電平變高，被選擇的相應寄存器才有可能被更新。具體的串口時序如圖3所示。 AD7322與CCD、DSP連接的原理框圖如圖4所示。 具體的連接方法是將CCD的行同步信號FC接入DSP的通用輸入輸出引腳GPI04腳。將CCD的像元同步信號SP接入DSP的McBSP幀同步輸入腳FSR，控制每一個像元的采樣與轉(zhuǎn)換。將DSP的幀同步輸出腳FSX腳接入AD7322的CS腳作為AD芯片的選通信號。將DSP的McBSP的時鐘輸出腳CLKX和時鐘輸入腳CLKR接至AD7322的串行時鐘SCLK，保證AD轉(zhuǎn)換器和McBSP工作在同一時鐘下。將CCD的模擬輸出信號U0

12、經(jīng)一個二階有源低通濾波電路濾波并經(jīng)過一個雙運放OP2177進行驅(qū)動后的兩個輸出接入AD7322的兩個模擬輸入端VIN0和VIN1。將DSP的數(shù)據(jù)輸出引腳DX接入AD73 22的DIN引腳，作為對ADC的控制信號。將AD7322的輸出引腳D0與McBSP的數(shù)據(jù)輸入引腳DR相連。另外，本系統(tǒng)中的AD7322的參考電壓用的是ADC內(nèi)部的參考電壓，所以需要在REFINOUT引腳要用一個680 nF的電容去耦到模擬地。由于在信噪比和諧波失真有嚴格要求的情況下，AD7322的模擬輸入必須由一個低阻抗信源驅(qū)動，高阻抗信源很明顯地影響ADC的交流特性。所以本系統(tǒng)中采用一個雙運放OP2177，OP2177是AD

13、I公司生產(chǎn)的高精度、低偏置、低功耗的集成運算放大器，片內(nèi)集成了兩個運放，可靈活的組成各類放大和濾波電路。2 數(shù)據(jù)采集過程1)Mcbsp的接收器進行復位操作。2)根據(jù)需要，對Mcbsp的寄存器進行編程。3)使能Mcbsp的接收器。4)檢測DSP的Gpio4的電平狀態(tài)，這里CCD的FC給DSP的Gpio4，一旦Gpio4為高，則說明CCD的行同步FC的上升沿到來，也就是說CCD的有效像元開始輸出了。5)啟動AD，DSP的Gpio4為高后，等待1s的時間，讓FSX腳輸出低電平，選通AD轉(zhuǎn)換器。這里等待1s的原因是AD的CS變低后，要檢測FS的電平，而FS的信號就是SP的信號，當FC為高時，SP也同時

14、為高，且保持1 s的高電平的時間，如果不等待1s的話，CS下降沿檢測FS不為高，則認為AD沒有正確進入DSP模式，所以為了保證AD能正常進入DSP模式，等待1s后，SP和FS都變?yōu)榈碗娖剑@時在檢測FS的電平就能說明AD進入DSP模式了，而SP的占空比是1：7，也就是SP和FS在下一次變高時還有7s的低電平時間，這個7 s足以保證DSP正確鎖定在DSP模式下。6)采集數(shù)據(jù)：選通AD轉(zhuǎn)換器后，在SP脈沖上升沿到來時開始數(shù)據(jù)采樣與轉(zhuǎn)換。一個像元的轉(zhuǎn)換輸出數(shù)據(jù)被McBSP接收完畢后，McBSP將發(fā)出一個接收中斷到CPU，CPU響應此中斷后將數(shù)據(jù)從McBSP的緩沖寄存器中讀入存儲器內(nèi)存，然后退出中斷，

15、進行下一個點信號的接收。我們還需要設置一個計數(shù)變量，在每一次中斷后對其進行加一操作，當計數(shù)變量的值達到2160時，撤銷選通信號，這樣一個完整的對CCD一行的輸出信號的AD轉(zhuǎn)換完成。DSP的CPU或DMA控制器與Mcbsp的通信，是通過16 Bit的寄存器訪問內(nèi)部的外設總線來實現(xiàn)的。Mcbsp的數(shù)據(jù)接收寄存器有2個，DRR1和DRR 2，當字長小于16 Bit時使用DRR1。把Mcbsp要傳輸?shù)拇凶侄x成為16 Bit(剛好是10 Bit AD轉(zhuǎn)換數(shù)據(jù)出的6個0+10 bit二進制數(shù))，并自行定義Mcbsp傳輸數(shù)據(jù)的一幀就是16 Bit，也就是說CCD的一個SP就被轉(zhuǎn)換成6個0+10 Bit的二進制數(shù)，這樣對于Mcbsp的一幀來說，就C