運(yùn)算放大器電路及版圖設(shè)計(jì)報(bào)告

1、精選優(yōu)質(zhì)文檔-傾情為你奉上目 錄摘 要本次專業(yè)綜合課程設(shè)計(jì)的主要內(nèi)容是設(shè)計(jì)一個(gè)CMOS三級運(yùn)算跨導(dǎo)放大器，該放大器可根據(jù)不同的使用要求，通過開關(guān)的開和閉，選擇單級、兩級、三級組成放大器，以獲得不同的增益和帶寬。用ORCAD畫電路圖，設(shè)計(jì)、計(jì)算寬長比，仿真，達(dá)到要求的技術(shù)指標(biāo)，逐級進(jìn)行設(shè)計(jì)仿真。然后用L-Edit軟件根據(jù)設(shè)計(jì)的寬長比畫版圖，最后通過T-Spice仿真，得到達(dá)到性能指標(biāo)的仿真結(jié)果。設(shè)計(jì)的主要結(jié)果歸納如下：（1） 運(yùn)算放大器的基本工作原理（2） 電路分析（3） 設(shè)計(jì)寬長比（4） 畫版圖（5） 仿真（6） 結(jié)果分析關(guān)鍵詞：CMOS運(yùn)算跨導(dǎo)放大器；差分運(yùn)放；寬長比；版圖設(shè)計(jì)；T-Spic

2、e仿真第一章 引 言眾所周知，微電子技術(shù)、電力電子技術(shù)和計(jì)算機(jī)技術(shù)在相互滲透、相互支撐和相互促進(jìn)的緊密關(guān)系中，均得到了飛速的發(fā)展?，F(xiàn)代信息社會(huì)的支柱計(jì)算機(jī)和通訊，其主要硬件設(shè)備是集成電路。以集成電路的發(fā)展為標(biāo)志的微電子技術(shù)無所不在，己成為現(xiàn)代信息社會(huì)的基礎(chǔ)。自從60年代世界上第一塊集成電路在美國誕生以來，集成電路技術(shù)以驚人的速度發(fā)展。第一塊集成電路上只有四個(gè)晶體管，而目前的集成電路已經(jīng)可以在一片硅片上集成幾千萬只晶體管，甚至上億只晶體管。集成電路的發(fā)展經(jīng)歷7小規(guī)模IC (SSI)、大規(guī)模IC (LSD 、超大規(guī)模IC (VLSI)和特大規(guī)模(ULSI)的不同階段，集成電路的性能(高集成度、高速

3、度和低功耗等)迅速提高。集成電路工藝已發(fā)展到深亞微米，特征帶寬可達(dá)到0.18 um，甚至更小。運(yùn)算放大器在模擬電路中是個(gè)非常重要而且非常復(fù)雜的模塊。它非常廣泛的應(yīng)用于開關(guān)電容濾波器、調(diào)解器、整流器、峰探測器、模擬到數(shù)字(AID)和數(shù)字到模擬(D/A)轉(zhuǎn)換器等模塊中。它的性能直接影響著整個(gè)電路的動(dòng)態(tài)范圍和高頻的應(yīng)用。本次課程設(shè)計(jì)從運(yùn)算放大器結(jié)構(gòu)特點(diǎn)及其工作原理出發(fā)，對其各種參數(shù)的定義和它們之間相互關(guān)系作了詳細(xì)的闡述。為保證放大器的穩(wěn)定性，選作單級放大器時(shí)，需米勒補(bǔ)償，作為兩級或單級放大時(shí)需進(jìn)行極間補(bǔ)償。 用ORCAD畫電路圖，并設(shè)計(jì)合適的寬長比，模擬仿真，使其達(dá)到設(shè)計(jì)要求；根據(jù)所設(shè)計(jì)的寬長比用L

4、-Edit軟件進(jìn)行版圖設(shè)計(jì)，從版圖中提取T-Spice文件；根據(jù)版圖中提取的參數(shù)利用T-Spice軟件進(jìn)行仿真，仿真結(jié)果與ORCAD仿真結(jié)果進(jìn)行比較，不滿足設(shè)計(jì)指標(biāo)，則修改版圖，再提取參數(shù)，做仿真比較，使其結(jié)果滿足所設(shè)計(jì)要求。第二章 基礎(chǔ)知識介紹2.1 集成電路簡介集成電路（integrated circuit），一種微型電子器件或部件。采用一定的工藝，把一個(gè)電路中所需的晶體管、二極管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個(gè)管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)；其中所有元件在結(jié)構(gòu)上已組成一個(gè)整體，這樣，整個(gè)電路的體積大大縮小，且引出線

5、和焊接點(diǎn)的數(shù)目也大為減少，從而使電子元件向著微小型化、低功耗和高可靠性方面邁進(jìn)了一大步。集成電路具有體積小，重量輕，引出線和焊接點(diǎn)少，壽命長，可靠性高，性能好等優(yōu)點(diǎn)，同時(shí)成本低，便于大規(guī)模生產(chǎn)。它不僅在工、民用電子設(shè)備如收錄機(jī)、電視機(jī)、計(jì)算機(jī)等方面得到廣泛的應(yīng)用，同時(shí)在軍事、通訊、遙控等方面也得到廣泛的應(yīng)用。用集成電路來裝配電子設(shè)備，其裝配密度比晶體管可提高幾十倍至幾千倍，設(shè)備的穩(wěn)定工作時(shí)間也可大大提高。2.2 CMOS運(yùn)算放大器從運(yùn)放的模型出發(fā)來分析理想運(yùn)放和實(shí)際的運(yùn)放的差別，探討了測量運(yùn)算放大器的各種性能指標(biāo)，然后，介紹一下當(dāng)今比較常見的放大器的結(jié)構(gòu)。2.2.1理想運(yùn)放的模型運(yùn)算放大器的符

6、號如圖一，理想運(yùn)算 I1放大器的理想?yún)?shù)為: (1)差模信號的開環(huán)電壓增益為無窮大，即 Av= ;(2) 差動(dòng) +輸入電阻為無窮大，即Rin=; (3)輸出 + +電阻為零，即Rout=0;(4)開環(huán)頻帶寬度為 V1 I2無窮大; (5)當(dāng)輸入同相端(“+”)與反相 V2 Vout端(“一”)的電壓相等時(shí)，輸出電壓Vout=0。 _ _ _ 圖2.1 運(yùn)算放大器符號上述條件下，運(yùn)算放大器的兩輸入端之間為零端口化，即所謂“虛短”狀態(tài)。零端口是一個(gè)二端網(wǎng)絡(luò).它的電壓和電流同時(shí)為零，其特性可由下式表示V1-V2=0I1=I2=02.2.2非理想運(yùn)算放大器實(shí)際的運(yùn)算放大器只能十分接近上述的理想放大器，

7、或者說在理想運(yùn)算放大器中增加一系列的模型參數(shù)，使其更接近實(shí)際情況，如差動(dòng)輸入電阻、差動(dòng)輸入電容、輸出電阻共模輸入電阻等。2.2.3運(yùn)放的性能指標(biāo)（1）增益 對于實(shí)際的運(yùn)算放大器，電壓增益是有限的，在低頻和小信號情況下，典型值是從103（60dB）到105（100dB）。（2）線性范圍輸出電壓Vo在一定的范圍內(nèi)，與輸入電壓的線性關(guān)系Vo=A(V1-V2)才成立。一般情況下，Vo的最大值是比正的電源電壓要??；而Vo的最小值要比負(fù)的電源電壓大一些。(3) 失調(diào)電壓對于理想的運(yùn)算放大器來說，如果V1=V2，則VO=0。但在實(shí)際的器件中，這種關(guān)系并不完全正確。當(dāng)輸入短接時(shí)，在輸出端電壓Vo,off0 ,

8、 Vo,off與運(yùn)放的增益成正比，因此，用輸入失調(diào)電壓Vin,off(使VO=0的差分輸入電壓)來表示更為方便。其典型值在士2mV到10 mV之間。(4)共模抑制比(CMRR)共模電壓增益為AC=Vo/V1+V2/2差分電壓增益為AD=Vo/V1-V2/2共模抑制比(CMRR)被定義為差分電壓增益與共模電壓增益的比值，即AD/AC或者等于20log10(AD/AC)。對于CMOS放大器，其值大致在60dB80dB之間。共模抑制比表明的是運(yùn)算放大器抑制噪聲的能力，因此一個(gè)大的CMRR值是很重要的。(5)頻率響應(yīng)由于存在寄生電容、有限的載流子遷移率等原因，在高頻的情況下，電壓增益會(huì)隨著頻率的增加而

9、減小，通常用單位增益帶寬(即在電壓增益為電壓1時(shí)的頻率)來描述。單位增益帶寬通常在1100 Mhz范圍內(nèi)。(6)非零輸出電阻實(shí)際的運(yùn)算放大器的開環(huán)輸出電阻并不為零。帶輸出緩沖的放大器，它的輸出電阻大致在0.1 5k范圍內(nèi);而不帶輸出緩沖級的放大器，它的輸出電阻要大的多，這將增加對連接到輸出的電容充放電的時(shí)間，也就是降低了運(yùn)算放大器的速度和最高的信號頻率。(7) 噪聲MOS晶體管由于它本身的結(jié)構(gòu)、工藝技術(shù)和在運(yùn)算放大器中的偏置條件等原因，在低頻情況下顯示了較高的閃爍噪聲，而在高頻情況下熱噪聲是主要的。這些噪聲晶體管在運(yùn)放的輸出端產(chǎn)生了噪聲電壓，除以電壓增益等效為輸入噪聲電壓源，它嚴(yán)重影響了運(yùn)算放

10、大器的動(dòng)態(tài)范圍。(8)DC功耗理想放大器中沒有任何的直流功耗，而在實(shí)際的運(yùn)放中，運(yùn)算放大器的直流功耗的典型值為0.2510mW。上述 描 述 的都是在實(shí)際的運(yùn)算放大器的設(shè)計(jì)過程中所要考慮的主要參數(shù)，但這些參數(shù)之間的實(shí)現(xiàn)是相互矛盾的。要實(shí)現(xiàn)某些參數(shù)就要以犧牲其它性能指標(biāo)為代價(jià)，因此，要設(shè)計(jì)一個(gè)高性能的運(yùn)算放大器，多方面的優(yōu)化是一個(gè)非常關(guān)鍵的問題。2.3 CMOS運(yùn)算放大器的常見結(jié)構(gòu)2.3.1單級運(yùn)算放大器運(yùn)算放大器是一種有足夠高的正向增益的放大器(受控源)，當(dāng)加上負(fù)反饋時(shí)，其閉環(huán)轉(zhuǎn)移函數(shù)和運(yùn)放增益無關(guān)。根據(jù)不同的應(yīng)用，運(yùn)算放大器所采用的結(jié)構(gòu)是不一樣的,運(yùn)放的基本結(jié)構(gòu)圖如圖2.2所示。 Vin V

11、out CL圖2.2 運(yùn)放基本結(jié)構(gòu)單級放大器的增益Au=gm×Rout ,式中g(shù)m為輸入端跨導(dǎo)，Rout為輸出電阻。2.3.2簡單差分放大器如圖2.3是單端輸出的差分放大器的結(jié)構(gòu)圖。電路的小信號、低頻電壓增益等于gmi（ro2/ro4），大約在50倍左右。可以看出，簡單差分放大器的增益比較低。增加增益的方法有兩種:增加輸入器件的跨導(dǎo)或者是增加整個(gè)電路的輸出電阻。器件的跨導(dǎo)gmi=K'W/LIO，減小器件的溝道長度可以增加跨導(dǎo)，但同時(shí)它也降低了輸出電阻(由于溝道調(diào)制效應(yīng))。因此，它是降低而不是增加了放大器的增益。另外，從電路的面積和功耗方面來說，靠增加器件的寬度和偏置電流來增大

12、器件的跨導(dǎo)也是不可取的?？偟膩碚f，最直接有效的方法就是增加放大器的輸出電阻。圖2.3 簡單差分放大器2.3.3折疊式共源共柵(Folded-cascode)放大器折疊式共源共柵放大器是目前使用最為廣泛的單級放大器之一，它解決了套疊式共源共柵放大器無法連接成單位緩沖器結(jié)構(gòu)的缺陷.由于它的輸出電阻比較高，因此常做單級運(yùn)算跨導(dǎo)放大器(OTA)來使用。圖2.4是采用n溝道差分輸入的共源共柵放大器。電路中，負(fù)載電容和補(bǔ)償電容是同一器件。在兩極放大器中因負(fù)載電容而產(chǎn)生的非主極點(diǎn)在此電路中并不存在，因此它可以獲得較高的閉環(huán)增益帶寬。同時(shí)，共源共柵結(jié)構(gòu)本身的Mille電容小，在高頻下，電源抑制作用也沒有降低。

13、圖2.4折疊式共源共柵放大器2.4版圖的相關(guān)知識2.4.1版圖介紹集成電路版圖是電路系統(tǒng)與集成電路工藝之間的中間環(huán)節(jié)，是一個(gè)必不可少的重要環(huán)節(jié)。通過集成電路版圖設(shè)計(jì)，可以將立體的電路系統(tǒng)變?yōu)橐粋€(gè)二維的平面圖形，再經(jīng)過工藝加工還原為基于硅材料的立體結(jié)構(gòu)。因此，版圖設(shè)計(jì)是一個(gè)上承電路系統(tǒng)，下接集成電路芯片制造的中間橋梁。2.4.2硅柵CMOS工藝版圖和工藝的關(guān)系 1. N阱做N阱的封閉圖形處，窗口注入形成P管的襯底2. 有源區(qū)做晶體管的區(qū)域（G,D,S,B區(qū)），封閉圖形處是氮化硅掩蔽層，該處不會(huì)長場氧化層3. 多晶硅做硅柵和多晶硅連線。封閉圖形處，保留多晶硅。4. 有源區(qū)注入P+,N+區(qū)。做源漏及

14、阱或襯底連接區(qū)的注入5. 接觸孔多晶硅，擴(kuò)散區(qū)和金屬線1接觸端子。6. 金屬線1做金屬連線，封閉圖形處保留鋁7. 通孔兩層金屬連線之間連接的端子8. 屬線2做金屬連線，封閉圖形處保留鋁2.4.3 Tanner介紹Tanner集成電路設(shè)計(jì)軟件是基于Windows平臺的用于集成電路設(shè)計(jì)的工具軟件，包括S-Edit，T-Spice，W-Edit，L-Edit與LVS，從電路設(shè)計(jì)、分析模擬到電路布局一應(yīng)俱全。L-Edit是Tanner Tools Pro工具軟件中的一個(gè)軟件包，可以在同一窗口中進(jìn)行版圖設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查、網(wǎng)表提取、標(biāo)準(zhǔn)單元自動(dòng)布局與連線等工作。配合在S-Edit中建立的相應(yīng)電路，可以在

15、Tanner Tools Pro提供的另一個(gè)工具LVS完成布局與電路的比對。第三章 電路設(shè)計(jì)3.1總體方案運(yùn)放總體框圖見設(shè)計(jì)任務(wù)書圖1。該運(yùn)放由三級放大組成，可通過開關(guān)控制，選擇單級、兩級、三級組成放大器，以獲得不同的增益和帶寬。為保證放大器的穩(wěn)定性，選做單級放大時(shí)，需進(jìn)行米勒補(bǔ)償，作為兩級和三級放大時(shí)，需進(jìn)行極間補(bǔ)償。3.2各級電路設(shè)計(jì)OTA設(shè)計(jì)參數(shù)：最大負(fù)載電容20pF，第一級GBW達(dá)到0.4MHz一級增益20dB，二級增益65dB，三級增益95dB。3.2.1第三級電路設(shè)計(jì)采用PMOS差分對作為輸入的簡單OTA，畫出電路結(jié)構(gòu)，設(shè)計(jì)寬長比，仿真，通過不斷改寬長比，仿真，直到達(dá)到設(shè)計(jì)要求為止

16、。其電路結(jié)構(gòu)和偏置電路如圖3.1所示。圖3.1 第三級電路圖加上偏置電路，和負(fù)載電容，仿真結(jié)果如圖3.2圖3.2 第三級仿真結(jié)果由仿真結(jié)果知帶寬GBW=311KHz，增益為40dB，相位裕度91°，基本滿足設(shè)計(jì)要求。3.2.2第二級電路設(shè)計(jì)采用NMOS作為輸入的全差分折疊式共源共柵OTA，設(shè)計(jì)過程同前，其電路結(jié)構(gòu)和偏置電路如圖3.3所示。圖3.3 第二級電路圖加上偏置電壓，和補(bǔ)償電容，仿真結(jié)果如圖3.4圖3.4 第二級仿真結(jié)果由仿真結(jié)果知帶寬GBW=261KHz，增益為66dB，相位裕度63°，完全滿足設(shè)計(jì)要求。3.2.3第一級電路設(shè)計(jì)采用PMOS作為輸入的全差分對稱OTA

17、，其拓?fù)浣Y(jié)構(gòu)如圖3.5所示，本級的偏置網(wǎng)絡(luò)與最后級放大器的一樣。圖3.5 第一級電路圖加上偏置電壓，和補(bǔ)償電容，仿真結(jié)果如圖3.6圖3.6 第一級仿真結(jié)果由仿真結(jié)果知帶寬GBW=154KHz，增益為93dB，相位裕度79°，基本滿足設(shè)計(jì)要求。3.2.4三級運(yùn)放整體電路圖及仿真結(jié)果分析整體電路圖見附圖一總電流如圖3.7，可知功耗等于(5V×17.6uA)=0.88mW0.1mW，滿足功耗要求。圖3.7 總電流掃描共模輸入范圍1.8v3.2v，結(jié)果如圖3.8，由圖可知，該范圍的電壓都滿足要求。圖3.8 掃描電壓結(jié)果第四章 版圖設(shè)計(jì)4.1版圖設(shè)計(jì)的流程4.1.1參照所設(shè)計(jì)的電路圖

18、的寬長比，畫出各MOS管NMOS晶體管的版圖和結(jié)構(gòu)：PMOS晶體管的版圖和結(jié)構(gòu)： MOS管的并聯(lián)，共用源極或漏極：舉例w=40u,l=2u,由兩個(gè)PMOS管并聯(lián)，所以每個(gè)管子的w=20u,l=2u,版圖如下：M31和M32是差分對，采用叉指型畫法，大大節(jié)省了版圖面積，并在器件兩端加上虛擬器件，對差分管起保護(hù)作用。如下圖所示：4.1.2 布局根據(jù)圖，基本布局為第一排和第三排為PMOS，第二排和第四排為NMOS。4.1.3畫保護(hù)環(huán)PMOS管保護(hù)環(huán)如下：4.1.4畫電容根據(jù)公式C = A×Cox = WL×ox o /Tox進(jìn)行計(jì)算,設(shè)置電容參數(shù)，畫出所對應(yīng)的面積。版圖如下：然后

19、按照電路圖連接到版圖中相應(yīng)位置4.1.5畫壓焊點(diǎn)焊盤的具體圖層尺寸：Metal1：100×100；Metal2；100×100；Overglass：90×90；Via：94×94；Pad Comment：100×100。其中，Metal1、 Metal2 、Pad Comment三者重合。注意，焊盤與焊盤之間的間距最少為75um。應(yīng)盡量大一些。版圖如下：六個(gè)壓焊點(diǎn)的擺放，考慮到減小VDD和GND的相互影響，分別放在兩個(gè)角上，所以上面三個(gè)依次為OUTP,OUTN,VDD,下面三個(gè)依次為GND，INN，INP。4.2 整個(gè)版圖整個(gè)版圖如下版圖說明：

20、（1）版圖面積：550um×540um（2）MOS器件布局：第一排PMOS：M35,M31,M32,M2,M27,M271,M107,M108第二排NMOS：M33,M34,M6,M3,M78,M61,M212,M71,M73，M58,M56,M57,M53第三排PMOS：M205,M203,M204,M206,M51,M52,M54,M56,M72,M105,M10,M101,M102,M11第四排NMOS：M14,M201,M202,M15,M207,M208,M211,M209,M210,M109,M110,M103,M104（3）壓焊點(diǎn)：上面三個(gè)依次接：OUTP,OUTN,V

21、DD下面三個(gè)依次接：GND，INN，INP第五章 T-Spice仿真5.1提取T-Spice文件* Circuit Extracted by Tanner Research's L-Edit Version 10.00 / Extract Version 10.00 ;* TDB File: D:tuLayout1.tdb* Cell: Cell0Version 1.218* Extract Definition File: C:TannerLEdit100SamplesSPRexample1lights.ext* Extract Date and Time: 10/09/2010 -

22、 16:30.include c:tannertspice81modelsml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRI

23、NGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* &l

24、t;Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = VDD (288.5,178.5)* 4 = OUTN (117,178)* 21 = INP (269,-259.5)* 22 = INN (100.5,-254)* 31 = OUTP (-106.5,180.5)* 32 = GND (-81,-245)C1 VDD GND C=250f $ (279.5 139 379.5 239)C2 OUTN GND C=250f $

25、 (99.5 139 199.5 239)C3 OUTP GND C=250f $ (-115.5 143.5 -15.5 243.5)M108 VDD 10 28 VDD PMOS L=30u W=3u $ (312.5 92 322.5 105)M107 VDD 10 6 VDD PMOS L=30u W=3u $ (291.5 92 301.5 105)M271 11 11 10 VDD PMOS L=90u W=3u $ (230.5 82 280.5 105)M27 16 16 12 VDD PMOS L=30u W=3u $ (201.5 92 211.5 105)M32-4 2

26、18 OUTP VDD PMOS L=2u W=20u $ (110.5 84 112.5 104)M32-3 OUTP 18 2 VDD PMOS L=2u W=20u $ (100.5 84 102.5 104)MM2 OUTN OUTN OUTN VDD PMOS L=2u W=20u $ (130.5 84 132.5 104)M2 VDD 3 3 VDD PMOS L=58u W=8u $ (156.5 84 188.5 105)M31-4 OUTN 5 2 VDD PMOS L=2u W=20u $ (120.5 84 122.5 104)M31-3 2 5 OUTN VDD PM

27、OS L=2u W=20u $ (90.5 84 92.5 104)M32-2 2 18 OUTP VDD PMOS L=2u W=20u $ (70.5 84 72.5 104)M32-1 OUTP 18 2 VDD PMOS L=2u W=20u $ (60.5 84 62.5 104)M31-1 2 5 OUTN VDD PMOS L=2u W=20u $ (50.5 84 52.5 104)M35-2 VDD 3 2 VDD PMOS L=8u W=27.5u $ (6 77 14 104.5)M35-1 2 3 VDD VDD PMOS L=8u W=27.5u $ (-10 77

28、-2 104.5)MM1 OUTN OUTN OUTN VDD PMOS L=2u W=20u $ (40.5 84 42.5 104)M31-2 OUTN 5 2 VDD PMOS L=2u W=20u $ (80.5 84 82.5 104)C_U0/C1 OUTN 5 C=1.p $ (-65 44 -39 70)M57 GND 8 23 GND NMOS L=20u W=3u $ (298.5 -16 308.5 -8)M53 GND 26 26 GND NMOS L=11u W=3u $ (329.5 -17 340.5 -14)M101 7 INP 20 VDD PMOS L=2u

29、 W=5u $ (235 -70.5 237 -65.5)M102 19 INN 7 VDD PMOS L=2u W=5u $ (243 -70.5 245 -65.5)M10 20 20 20 VDD PMOS L=2u W=5u $ (227 -70.5 229 -65.5)M105 7 3 VDD VDD PMOS L=6u W=12u $ (197 -80 203 -65)M11 19 19 19 VDD PMOS L=2u W=5u $ (251 -70.5 253 -65.5)M56 17 8 GND GND NMOS L=30u W=3u $ (271.5 -16 281.5 -

30、3)M58 GND 8 8 GND NMOS L=30u W=3u $ (258.5 -16 268.5 -3)M73 8 13 13 GND NMOS L=30u W=3u $ (231.5 -16 241.5 -3)M71 9 VDD VDD GND NMOS L=30u W=3u $ (204 -16 214 -3)M54 15 23 17 VDD PMOS L=2u W=5u $ (112 -72 114 -67)M55 VDD 23 23 VDD PMOS L=30u W=3u $ (136.5 -78 146.5 -65)M72 9 13 13 VDD PMOS L=30u W=3

31、u $ (165.5 -78.5 175.5 -65.5)M3 12 3 3 GND NMOS L=30u W=3u $ (87 -16 97 -3)M78 10 VDD VDD GND NMOS L=15u W=3u $ (119 -17 134 -14)M61 14 11 11 GND NMOS L=2u W=3u $ (159.5 -17 161.5 -14)M212 14 14 GND GND NMOS L=30u W=3u $ (181 -16 191 -3)M206 5 23 30 VDD PMOS L=2u W=6u $ (22 -74.5 24 -68.5)M205 27 23

32、 18 VDD PMOS L=2u W=6u $ (-5 -74.5 -3 -68.5)M52 VDD 17 26 VDD PMOS L=20u W=3u $ (83.5 -79.5 93.5 -71.5)M51 VDD 17 15 VDD PMOS L=50u W=3u $ (43.5 -80.5 73.5 -67.5)M204 30 17 VDD VDD PMOS L=2u W=6u $ (13 -74.5 15 -68.5)M203 VDD 17 27 VDD PMOS L=2u W=6u $ (4 -74.5 6 -68.5)M6 16 16 GND GND NMOS L=75u W=

33、3u $ (34.5 -16 69.5 7)M34 OUTP 16 GND GND NMOS L=10u W=10u $ (4.5 -18 14.5 -8)M33 GND 16 OUTN GND NMOS L=10u W=10u $ (-11.5 -18 -1.5 -8)C_U3/C1 18 OUTP C=1.p $ (-64 -6.5 -38 19.5)C_U2/C1 OUTN 28 C=5.p $ (322 -105 379.5 -47.5)M104 19 19 GND GND NMOS L=2u W=10u $ (268.5 -157 270.5 -147)M110-2 GND 19 2

34、8 GND NMOS L=5u W=12.5u $ (231 -159 236 -146.5)M110-1 28 19 GND GND NMOS L=5u W=12.5u $ (220 -159 225 -146.5)M103 GND 20 20 GND NMOS L=2u W=10u $ (260.5 -157 262.5 -147)M109-2 GND 20 6 GND NMOS L=5u W=12.5u $ (209 -159 214 -146.5)M109-1 6 20 GND GND NMOS L=5u W=12.5u $ (198 -159 203 -146.5)M211 GND

35、14 29 GND NMOS L=5u W=7u $ (135 -158.5 140 -151.5)M210 24 16 GND GND NMOS L=2u W=5u $ (172 -160 174 -155)M209 GND 16 25 GND NMOS L=2u W=5u $ (164 -160 166 -155)M208 24 26 5 GND NMOS L=2u W=4u $ (111 -158 113 -154)M207 25 26 18 GND NMOS L=2u W=4u $ (86 -158 88 -154)M201 29 28 27 GND NMOS L=8u W=8u $

36、(3 -160 23 -152)M202 30 6 29 GND NMOS L=8u W=8u $ (31 -160 51 -152)M14 27 27 27 GND NMOS L=2u W=8u $ (-6.5 -160 -4.5 -152)M15 30 30 30 GND NMOS L=2u W=8u $ (58.5 -160 60.5 -152)C_U1/C1 6 OUTP C=5.p $ (-104.5 -117 -47 -59.5)C4 INP GND C=250f $ (261 -293.5 361 -193.5)C5 INN GND C=250f $ (87 -293 187 -

37、193)C6 GND GND C=250f $ (-89.5 -284 10.5 -184)* Total Nodes: 32* Total Elements: 69* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 00.005 sec * Total Extract Elapsed Time: 00.930 sec (0.930 sec) .END5.2用T-Spice仿真（1）共模輸入電壓為3.2v時(shí)的仿真波形如下：.include c:t

38、annertspice81modelsml2_125.mdvvdd VDD GND 5.0v1 INP GND dc 3.2 AC 1.0 0.0v2 INN GND dc 3.2c7 OUTP GND C=20PFc8 OUTN GND C=20PF.ac dec 10 1 100Meg.print ac vdb(OUTP) vp(OUTP)（2）共模輸入電壓為1.8v時(shí)的仿真波形如下：.include c:tannertspice81modelsml2_125.mdvvdd VDD GND 5.0v1 INP GND dc 1.8 AC 1.0 0.0v2 INN GND dc 1.8c7

39、 OUTP GND C=20PFc8 OUTN GND C=20PF.ac dec 10 1 100Meg.print ac vdb(OUTP) vp(OUTP)5.3仿真結(jié)果分析由于畫圖過程中有部分金屬一和金屬二的重疊，會(huì)產(chǎn)生寄生電容，還有部分柵的連接，都會(huì)引起誤差。共模輸入電壓為1.8v和3.2v時(shí)的仿真結(jié)果增益都大于95dB，且相位裕度為81°，也滿足要求的60°。所以結(jié)果完全滿足設(shè)計(jì)要求。第六章 總 結(jié)本文從集成電路出發(fā)，首先論述了運(yùn)算放大器的基本原理、常見結(jié)構(gòu)及其各種性能參數(shù)，以此為基礎(chǔ)，我們對高性能運(yùn)算放大器的設(shè)計(jì)技巧和其偏置電路的設(shè)計(jì)進(jìn)行了分析，并根據(jù)設(shè)計(jì)指標(biāo)用ORCAD畫圖仿真設(shè)計(jì)出滿足要求的每個(gè)管子的寬長比，設(shè)計(jì)出三級運(yùn)算跨導(dǎo)放大器。然后介紹了版圖的相關(guān)知識，根據(jù)所設(shè)計(jì)的寬長比進(jìn)行版圖設(shè)計(jì)，然后提取T-Spice文件，進(jìn)行仿