計(jì)算機(jī)原理實(shí)驗(yàn)一 運(yùn)算器實(shí)驗(yàn) 操作步驟

1、1.1 基本運(yùn)算器實(shí)驗(yàn)1.1.1 實(shí)驗(yàn)?zāi)康?1) 了解運(yùn)算器的組成結(jié)構(gòu)。(2) 掌握運(yùn)算器的工作原理。1.1.2 實(shí)驗(yàn)設(shè)備PC機(jī)一臺(tái)，TD-CMA實(shí)驗(yàn)系統(tǒng)一套。1.1.3 實(shí)驗(yàn)原理本實(shí)驗(yàn)的原理如圖1-1-1所示。運(yùn)算器內(nèi)部含有三個(gè)獨(dú)立運(yùn)算部件，分別為算術(shù)、邏輯和移位運(yùn)算部件，要處理的數(shù)據(jù)存于暫存器A和暫存器B，三個(gè)部件同時(shí)接受來(lái)自A和B的數(shù)據(jù)（有些處理器體系結(jié)構(gòu)把移位運(yùn)算器放于算術(shù)和邏輯運(yùn)算部件之前，如ARM），各部件對(duì)操作數(shù)進(jìn)行何種運(yùn)算由控制信號(hào)S3S0和CN來(lái)決定，任何時(shí)候，多路選擇開(kāi)關(guān)只選擇三部件中一個(gè)部件的結(jié)果作為ALU的輸出。如果是影響進(jìn)位的運(yùn)算，還將置進(jìn)位標(biāo)志FC，在運(yùn)算結(jié)果輸出前

2、，置ALU零標(biāo)志。ALU中所有模塊集成在一片CPLD中。邏輯運(yùn)算部件由邏輯門構(gòu)成，較為簡(jiǎn)單，而后面又有專門的算術(shù)運(yùn)算部件設(shè)計(jì)實(shí)驗(yàn)，在此對(duì)這兩個(gè)部件不再贅述。移位運(yùn)算采用的是桶形移位器，一般采用交叉開(kāi)關(guān)矩陣來(lái)實(shí)現(xiàn)，交叉開(kāi)關(guān)的原理如圖1-1-2所示。圖中顯示的是一個(gè)4X4的矩陣（系統(tǒng)中是一個(gè)8X8的矩陣）。每一個(gè)輸入都通過(guò)開(kāi)關(guān)與一個(gè)輸出相連，把沿對(duì)角線的開(kāi)關(guān)導(dǎo)通，就可實(shí)現(xiàn)移位功能，即：(1) 對(duì)于邏輯左移或邏輯右移功能，將一條對(duì)角線的開(kāi)關(guān)導(dǎo)通，這將所有的輸入位與所使用的輸出分別相連,而沒(méi)有同任何輸入相連的則輸出連接0。 (2) 對(duì)于循環(huán)右移功能，右移對(duì)角線同互補(bǔ)的左移對(duì)角線一起激活。例如，在4位矩

3、陣中使用右1和左3對(duì)角線來(lái)實(shí)現(xiàn)右循環(huán)1位。(3) 對(duì)于未連接的輸出位，移位時(shí)使用符號(hào)擴(kuò)展或是0填充，具體由相應(yīng)的指令控制。使用另外的邏輯進(jìn)行移位總量譯碼和符號(hào)判別。運(yùn)算器部件由一片CPLD實(shí)現(xiàn)。ALU的輸入和輸出通過(guò)三態(tài)門74LS245連到CPU內(nèi)總線上，另外還有指示燈標(biāo)明進(jìn)位標(biāo)志FC和零標(biāo)志FZ。請(qǐng)注意：實(shí)驗(yàn)箱上凡絲印標(biāo)注有馬蹄形標(biāo)記 ，表示這兩根排針之間是連通的。圖中除T4和CLR，其余信號(hào)均來(lái)自于ALU單元的排線座，實(shí)驗(yàn)箱中所有單元的T1、T2、T3、T4都連接至控制總線單元的T1、T2、T3、T4，CLR都連接至CON單元的CLR按鈕。T4由時(shí)序單元的TS4提供（時(shí)序單元的介紹見(jiàn)附錄二

4、），其余控制信號(hào)均由CON單元的二進(jìn)制數(shù)據(jù)開(kāi)關(guān)模擬給出?？刂菩盘?hào)中除T4為脈沖信號(hào)外，其余均為電平信號(hào)，其中ALU_B為低有效，其余為高有效。ALU和外圍電路的連接如圖1-1-4所示，圖中的小方框代表排針座。運(yùn)算器的邏輯功能表如表1-1-1所示，其中S3 S2 S1 S0 CN為控制信號(hào)，F(xiàn)C為進(jìn)位標(biāo)志，F(xiàn)Z為運(yùn)算器零標(biāo)志，表中功能欄內(nèi)的FC、FZ表示當(dāng)前運(yùn)算會(huì)影響到該標(biāo)志。圖1-1-1 運(yùn)算器原理圖圖1-1-4 ALU和外圍電路連接原理圖表1-1-1 運(yùn)算器邏輯功能表運(yùn)算類型S3 S2 S1 S0 CN功 能邏輯運(yùn)算0000XF=A（直通） 0001XF=B（直通） 0010XF=AB （F

5、Z）0011XF=A+B （FZ）0100XF=/A （FZ）移位運(yùn)算0101XF=A不帶進(jìn)位循環(huán)右移B（取低3位）位 （FZ）01100F=A邏輯右移一位 （FZ）1F=A帶進(jìn)位循環(huán)右移一位 （FC，F(xiàn)Z）01110F=A邏輯左移一位 （FZ）1F=A帶進(jìn)位循環(huán)左移一位 （FC，F(xiàn)Z）算術(shù)運(yùn)算1000X置FC=CN （FC）1001XF=A加B （FC，F(xiàn)Z）1010XF=A加B加FC （FC，F(xiàn)Z）1011XF=A減B （FC，F(xiàn)Z）1100XF=A減1 （FC，F(xiàn)Z）1101XF=A加1 （FC，F(xiàn)Z）1110X（保留）1111X（保留）*表中“X”為任意態(tài)，下同1.1.4 實(shí)驗(yàn)步驟(1

6、) 按圖1-1-5連接實(shí)驗(yàn)電路，并檢查無(wú)誤。圖中將用戶需要連接的信號(hào)用圓圈標(biāo)明（其它實(shí)驗(yàn)相同）。圖1-1-5 實(shí)驗(yàn)接線圖(2) 將時(shí)序與操作臺(tái)單元的開(kāi)關(guān)KK2置為單拍檔,開(kāi)關(guān)KK1、KK3置為運(yùn)行檔。 (3) 打開(kāi)電源開(kāi)關(guān)，如果聽(tīng)到有嘀報(bào)警聲，說(shuō)明有總線競(jìng)爭(zhēng)現(xiàn)象，應(yīng)立即關(guān)閉電源，重新檢查接線，直到錯(cuò)誤排除。然后按動(dòng)CON單元的CLR按鈕，將運(yùn)算器的A、B和FC、FZ清零。(4) 用輸入開(kāi)關(guān)向暫存器A置數(shù)。 撥動(dòng)CON單元的SD27SD20數(shù)據(jù)開(kāi)關(guān)，形成二進(jìn)制數(shù)01100101（或其它數(shù)值），數(shù)據(jù)顯示亮為1，滅為0。 置LDA=1，LDB=0，連續(xù)按動(dòng)時(shí)序單元的ST按鈕，產(chǎn)生一個(gè)T4上沿，則將二

7、進(jìn)制數(shù)01100101置入暫存器A中，暫存器A的值通過(guò)ALU單元的A7A0八位LED燈顯示。(5) 用輸入開(kāi)關(guān)向暫存器B置數(shù)。 撥動(dòng)CON單元的SD27SD20數(shù)據(jù)開(kāi)關(guān)，形成二進(jìn)制數(shù)10100111（或其它數(shù)值）。 置LDA=0，LDB=1，連續(xù)按動(dòng)時(shí)序單元的ST按鈕，產(chǎn)生一個(gè)T4上沿，則將二進(jìn)制數(shù)10100111置入暫存器B中，暫存器B的值通過(guò)ALU單元的B7B0八位LED燈顯示。 (6) 改變運(yùn)算器的功能設(shè)置，觀察運(yùn)算器的輸出。置ALU_B=0、LDA=0、LDB=0，然后按表1-1-1置S3、S2、S1、S0和Cn的數(shù)值，并觀察數(shù)據(jù)總線LED顯示燈顯示的結(jié)果。如置S3、S2、S1、S0為

8、0010，運(yùn)算器作邏輯與運(yùn)算，置S3、S2、S1、S0為1001，運(yùn)算器作加法運(yùn)算。如果實(shí)驗(yàn)箱和PC聯(lián)機(jī)操作，則可通過(guò)軟件中的數(shù)據(jù)通路圖來(lái)觀測(cè)實(shí)驗(yàn)結(jié)果（軟件使用說(shuō)明請(qǐng)看附錄一），方法是：打開(kāi)軟件，選擇聯(lián)機(jī)軟件的“【實(shí)驗(yàn)】【運(yùn)算器實(shí)驗(yàn)】”，打開(kāi)運(yùn)算器實(shí)驗(yàn)的數(shù)據(jù)通路圖，如圖1-1-6所示。進(jìn)行上面的手動(dòng)操作，每按動(dòng)一次ST按鈕，數(shù)據(jù)通路圖會(huì)有數(shù)據(jù)的流動(dòng)，反映當(dāng)前運(yùn)算器所做的操作，或在軟件中選擇“【調(diào)試】【單節(jié)拍】”，其作用相當(dāng)于將時(shí)序單元的狀態(tài)開(kāi)關(guān)KK2置為單拍檔后按動(dòng)了一次ST按鈕，數(shù)據(jù)通路圖也會(huì)反映當(dāng)前運(yùn)算器所做的操作。重復(fù)上述操作，并完成表1-1-2。然后改變A、B的值，驗(yàn)證FC、FZ的鎖存

9、功能。圖1-1-6 數(shù)據(jù)通路圖表1-1-2 運(yùn)算結(jié)果表運(yùn)算類型ABS3 S2 S1 S0 CN結(jié)果邏輯運(yùn)算65A70 0 0 0XF=( 65 ) FC=( ) FZ=( )65A70 0 0 1XF=( A7 ) FC=( ) FZ=( )0 0 1 0XF=( ) FC=( ) FZ=( )， F=AB0 0 1 1XF=( ) FC=( ) FZ=( )，F(xiàn)=A+B0 1 0 0XF=( ) FC=( ) FZ=( )，F(xiàn)=/A移位運(yùn)算0 1 0 1XF=( ) FC=( ) FZ=( )0 1 1 00F=( ) FC=( ) FZ=( )1F=( ) FC=( ) FZ=( )0 1

10、 1 10F=( ) FC=( ) FZ=( )1F=( ) FC=( ) FZ=( )算術(shù)運(yùn)算1 0 0 0 XF=( ) FC=( ) FZ=( )1 0 0 1XF=( ) FC=( ) FZ=( )1 0 1 0（FC=0）XF=( ) FC=( ) FZ=( )1 0 1 0（FC=1）XF=( ) FC=( ) FZ=( )1 0 1 1XF=( ) FC=( ) FZ=( )1 1 0 0XF=( ) FC=( ) FZ=( )1 1 0 1XF=( ) FC=( ) FZ=( )1.2 超前進(jìn)位加法器設(shè)計(jì)實(shí)驗(yàn)1.2.1 實(shí)驗(yàn)?zāi)康?1) 掌握超前進(jìn)位加法器的原理及其設(shè)計(jì)方法。(2

11、) 熟悉CPLD應(yīng)用設(shè)計(jì)及EDA軟件的使用。1.2.2 實(shí)驗(yàn)設(shè)備PC機(jī)一臺(tái)，TD-CMA實(shí)驗(yàn)系統(tǒng)一套。1.2.3 實(shí)驗(yàn)原理加法器是執(zhí)行二進(jìn)制加法運(yùn)算的邏輯部件，也是CPU運(yùn)算器的基本邏輯部件（減法可以通過(guò)補(bǔ)碼相加來(lái)實(shí)現(xiàn)）。加法器又分為半加器和全加器（FA），不考慮低位的進(jìn)位，只考慮兩個(gè)二進(jìn)制數(shù)相加，得到和以及向高位進(jìn)位的加法器為半加器，而全加器是在半加器的基礎(chǔ)上又考慮了低位過(guò)來(lái)的進(jìn)位信號(hào)。有了1位全加器，就可以用它來(lái)構(gòu)造多位加法器，加法器根據(jù)電路結(jié)構(gòu)的不同，可以分為串行加法器和并行加法器兩種。串行加法器低位全加器產(chǎn)生的進(jìn)位要依次串行地向高位進(jìn)位，其電路簡(jiǎn)單，占用資源較少，但是串行加法器每位和以

12、及向高位的進(jìn)位的產(chǎn)生都依賴于低位的進(jìn)位，導(dǎo)致完成加法運(yùn)算的延遲時(shí)間較長(zhǎng)，效率并不高。串行加法器運(yùn)算速度慢，其根本原因是每一位的結(jié)果都要依賴于低位的進(jìn)位，因而可以通過(guò)并行進(jìn)位的方式來(lái)提高效率。只要能設(shè)計(jì)出專門的電路，使得每一位的進(jìn)位能夠并行地產(chǎn)生而與低位的運(yùn)算情況無(wú)關(guān)，就能解決這個(gè)問(wèn)題。隨著加法器位數(shù)的增加，越是高位的進(jìn)位邏輯電路就會(huì)越復(fù)雜，邏輯器件使用也就越多。本算法的核心思想是把8位加法器分成兩個(gè)4位加法器，先求出低4位加法器的各個(gè)進(jìn)位，特別是向高4位加法器的進(jìn)位C4。然后，高4位加法器把C4作為初始進(jìn)位，使用低4位加法器相同的方法來(lái)完成計(jì)算。每一個(gè)4位加法器在計(jì)算時(shí)，又分成了兩個(gè)2位的加法

13、器。如此遞歸，如圖1-2-2所示。圖1-2-2 超前進(jìn)位擴(kuò)展算法示意圖超前進(jìn)位加法器的運(yùn)算速度較快，但是，與串行進(jìn)位加法器相比，邏輯電路比較復(fù)雜，使用的邏輯器件較多，這些是為提高運(yùn)算速度付出的代價(jià)。本實(shí)驗(yàn)在CPLD單元上進(jìn)行，CPLD單元由由兩大部分組成，一是LED顯示燈，兩組16只，供調(diào)試時(shí)觀測(cè)數(shù)據(jù)，LED燈為正邏輯，1時(shí)亮，0時(shí)滅。另外是一片MAXII EPM1270T144及其外圍電路。1.2.4 實(shí)驗(yàn)步驟(1) 根據(jù)上述加法器的邏輯原理使用Quartus II軟件編輯相應(yīng)的電路原理圖并進(jìn)行編譯，其在EPM1270芯片中對(duì)應(yīng)的引腳如圖1-2-7所示，框外文字表示I/O號(hào)，框內(nèi)文字表示該引

14、腳的含義（本實(shí)驗(yàn)例程見(jiàn)安裝路徑CpldAdderAdder.qpf工程）。圖1-2-7 引腳分配圖(2) 關(guān)閉實(shí)驗(yàn)系統(tǒng)電源，按圖1-2-8連接實(shí)驗(yàn)電路，圖中將用戶需要連接的信號(hào)用圓圈標(biāo)明。圖1-2-8 實(shí)驗(yàn)接線圖(3) 打開(kāi)實(shí)驗(yàn)系統(tǒng)電源，將生成的POF文件下載到EPM1270中去。(4) 以CON單元中的SD17SD10八個(gè)二進(jìn)制開(kāi)關(guān)為被加數(shù)A，SD07SD00八個(gè)二進(jìn)制開(kāi)關(guān)為加數(shù)B，K7用來(lái)模擬來(lái)自低位的進(jìn)位信號(hào)，相加的結(jié)果在CPLD單元的L7L0八個(gè)LED燈顯示，相加后向高位的進(jìn)位用CPLD單元的L8燈顯示。給A和B 置不同的數(shù)，觀察相加的結(jié)果。1.3 陣列乘法器設(shè)計(jì)實(shí)驗(yàn)1.3.4 實(shí)驗(yàn)步驟(1) 根據(jù)上述陣列乘法器的原理，使用Quartus II軟件編輯相應(yīng)的電路原理圖并進(jìn)行編譯，其在EPM1270芯片中對(duì)應(yīng)的引腳如圖1-3-2所示，框外文字表示I/O號(hào)，框內(nèi)文字表示該引腳的含義（本實(shí)驗(yàn)例程見(jiàn)安裝路徑Cpld MultiplyMultiply.qp