計算機原理實驗一 運算器實驗 操作步驟

1、1.1 基本運算器實驗1.1.1 實驗目的(1) 了解運算器的組成結構。(2) 掌握運算器的工作原理。1.1.2 實驗設備PC機一臺，TD-CMA實驗系統一套。1.1.3 實驗原理本實驗的原理如圖1-1-1所示。運算器內部含有三個獨立運算部件，分別為算術、邏輯和移位運算部件，要處理的數據存于暫存器A和暫存器B，三個部件同時接受來自A和B的數據（有些處理器體系結構把移位運算器放于算術和邏輯運算部件之前，如ARM），各部件對操作數進行何種運算由控制信號S3S0和CN來決定，任何時候，多路選擇開關只選擇三部件中一個部件的結果作為ALU的輸出。如果是影響進位的運算，還將置進位標志FC，在運算結果輸出前

2、，置ALU零標志。ALU中所有模塊集成在一片CPLD中。邏輯運算部件由邏輯門構成，較為簡單，而后面又有專門的算術運算部件設計實驗，在此對這兩個部件不再贅述。移位運算采用的是桶形移位器，一般采用交叉開關矩陣來實現，交叉開關的原理如圖1-1-2所示。圖中顯示的是一個4X4的矩陣（系統中是一個8X8的矩陣）。每一個輸入都通過開關與一個輸出相連，把沿對角線的開關導通，就可實現移位功能，即：(1) 對于邏輯左移或邏輯右移功能，將一條對角線的開關導通，這將所有的輸入位與所使用的輸出分別相連,而沒有同任何輸入相連的則輸出連接0。 (2) 對于循環(huán)右移功能，右移對角線同互補的左移對角線一起激活。例如，在4位矩

3、陣中使用右1和左3對角線來實現右循環(huán)1位。(3) 對于未連接的輸出位，移位時使用符號擴展或是0填充，具體由相應的指令控制。使用另外的邏輯進行移位總量譯碼和符號判別。運算器部件由一片CPLD實現。ALU的輸入和輸出通過三態(tài)門74LS245連到CPU內總線上，另外還有指示燈標明進位標志FC和零標志FZ。請注意：實驗箱上凡絲印標注有馬蹄形標記 ，表示這兩根排針之間是連通的。圖中除T4和CLR，其余信號均來自于ALU單元的排線座，實驗箱中所有單元的T1、T2、T3、T4都連接至控制總線單元的T1、T2、T3、T4，CLR都連接至CON單元的CLR按鈕。T4由時序單元的TS4提供（時序單元的介紹見附錄二

4、），其余控制信號均由CON單元的二進制數據開關模擬給出?？刂菩盘栔谐齌4為脈沖信號外，其余均為電平信號，其中ALU_B為低有效，其余為高有效。ALU和外圍電路的連接如圖1-1-4所示，圖中的小方框代表排針座。運算器的邏輯功能表如表1-1-1所示，其中S3 S2 S1 S0 CN為控制信號，FC為進位標志，FZ為運算器零標志，表中功能欄內的FC、FZ表示當前運算會影響到該標志。圖1-1-1 運算器原理圖圖1-1-4 ALU和外圍電路連接原理圖表1-1-1 運算器邏輯功能表運算類型S3 S2 S1 S0 CN功 能邏輯運算0000XF=A（直通） 0001XF=B（直通） 0010XF=AB （F

5、Z）0011XF=A+B （FZ）0100XF=/A （FZ）移位運算0101XF=A不帶進位循環(huán)右移B（取低3位）位 （FZ）01100F=A邏輯右移一位 （FZ）1F=A帶進位循環(huán)右移一位 （FC，FZ）01110F=A邏輯左移一位 （FZ）1F=A帶進位循環(huán)左移一位 （FC，FZ）算術運算1000X置FC=CN （FC）1001XF=A加B （FC，FZ）1010XF=A加B加FC （FC，FZ）1011XF=A減B （FC，FZ）1100XF=A減1 （FC，FZ）1101XF=A加1 （FC，FZ）1110X（保留）1111X（保留）*表中“X”為任意態(tài)，下同1.1.4 實驗步驟(1

6、) 按圖1-1-5連接實驗電路，并檢查無誤。圖中將用戶需要連接的信號用圓圈標明（其它實驗相同）。圖1-1-5 實驗接線圖(2) 將時序與操作臺單元的開關KK2置為單拍檔,開關KK1、KK3置為運行檔。 (3) 打開電源開關，如果聽到有嘀報警聲，說明有總線競爭現象，應立即關閉電源，重新檢查接線，直到錯誤排除。然后按動CON單元的CLR按鈕，將運算器的A、B和FC、FZ清零。(4) 用輸入開關向暫存器A置數。 撥動CON單元的SD27SD20數據開關，形成二進制數01100101（或其它數值），數據顯示亮為1，滅為0。 置LDA=1，LDB=0，連續(xù)按動時序單元的ST按鈕，產生一個T4上沿，則將二

7、進制數01100101置入暫存器A中，暫存器A的值通過ALU單元的A7A0八位LED燈顯示。(5) 用輸入開關向暫存器B置數。 撥動CON單元的SD27SD20數據開關，形成二進制數10100111（或其它數值）。 置LDA=0，LDB=1，連續(xù)按動時序單元的ST按鈕，產生一個T4上沿，則將二進制數10100111置入暫存器B中，暫存器B的值通過ALU單元的B7B0八位LED燈顯示。 (6) 改變運算器的功能設置，觀察運算器的輸出。置ALU_B=0、LDA=0、LDB=0，然后按表1-1-1置S3、S2、S1、S0和Cn的數值，并觀察數據總線LED顯示燈顯示的結果。如置S3、S2、S1、S0為

8、0010，運算器作邏輯與運算，置S3、S2、S1、S0為1001，運算器作加法運算。如果實驗箱和PC聯機操作，則可通過軟件中的數據通路圖來觀測實驗結果（軟件使用說明請看附錄一），方法是：打開軟件，選擇聯機軟件的“【實驗】【運算器實驗】”，打開運算器實驗的數據通路圖，如圖1-1-6所示。進行上面的手動操作，每按動一次ST按鈕，數據通路圖會有數據的流動，反映當前運算器所做的操作，或在軟件中選擇“【調試】【單節(jié)拍】”，其作用相當于將時序單元的狀態(tài)開關KK2置為單拍檔后按動了一次ST按鈕，數據通路圖也會反映當前運算器所做的操作。重復上述操作，并完成表1-1-2。然后改變A、B的值，驗證FC、FZ的鎖存

9、功能。圖1-1-6 數據通路圖表1-1-2 運算結果表運算類型ABS3 S2 S1 S0 CN結果邏輯運算65A70 0 0 0XF=( 65 ) FC=( ) FZ=( )65A70 0 0 1XF=( A7 ) FC=( ) FZ=( )0 0 1 0XF=( ) FC=( ) FZ=( )， F=AB0 0 1 1XF=( ) FC=( ) FZ=( )，F=A+B0 1 0 0XF=( ) FC=( ) FZ=( )，F=/A移位運算0 1 0 1XF=( ) FC=( ) FZ=( )0 1 1 00F=( ) FC=( ) FZ=( )1F=( ) FC=( ) FZ=( )0 1

10、 1 10F=( ) FC=( ) FZ=( )1F=( ) FC=( ) FZ=( )算術運算1 0 0 0 XF=( ) FC=( ) FZ=( )1 0 0 1XF=( ) FC=( ) FZ=( )1 0 1 0（FC=0）XF=( ) FC=( ) FZ=( )1 0 1 0（FC=1）XF=( ) FC=( ) FZ=( )1 0 1 1XF=( ) FC=( ) FZ=( )1 1 0 0XF=( ) FC=( ) FZ=( )1 1 0 1XF=( ) FC=( ) FZ=( )1.2 超前進位加法器設計實驗1.2.1 實驗目的(1) 掌握超前進位加法器的原理及其設計方法。(2

11、) 熟悉CPLD應用設計及EDA軟件的使用。1.2.2 實驗設備PC機一臺，TD-CMA實驗系統一套。1.2.3 實驗原理加法器是執(zhí)行二進制加法運算的邏輯部件，也是CPU運算器的基本邏輯部件（減法可以通過補碼相加來實現）。加法器又分為半加器和全加器（FA），不考慮低位的進位，只考慮兩個二進制數相加，得到和以及向高位進位的加法器為半加器，而全加器是在半加器的基礎上又考慮了低位過來的進位信號。有了1位全加器，就可以用它來構造多位加法器，加法器根據電路結構的不同，可以分為串行加法器和并行加法器兩種。串行加法器低位全加器產生的進位要依次串行地向高位進位，其電路簡單，占用資源較少，但是串行加法器每位和以

12、及向高位的進位的產生都依賴于低位的進位，導致完成加法運算的延遲時間較長，效率并不高。串行加法器運算速度慢，其根本原因是每一位的結果都要依賴于低位的進位，因而可以通過并行進位的方式來提高效率。只要能設計出專門的電路，使得每一位的進位能夠并行地產生而與低位的運算情況無關，就能解決這個問題。隨著加法器位數的增加，越是高位的進位邏輯電路就會越復雜，邏輯器件使用也就越多。本算法的核心思想是把8位加法器分成兩個4位加法器，先求出低4位加法器的各個進位，特別是向高4位加法器的進位C4。然后，高4位加法器把C4作為初始進位，使用低4位加法器相同的方法來完成計算。每一個4位加法器在計算時，又分成了兩個2位的加法

13、器。如此遞歸，如圖1-2-2所示。圖1-2-2 超前進位擴展算法示意圖超前進位加法器的運算速度較快，但是，與串行進位加法器相比，邏輯電路比較復雜，使用的邏輯器件較多，這些是為提高運算速度付出的代價。本實驗在CPLD單元上進行，CPLD單元由由兩大部分組成，一是LED顯示燈，兩組16只，供調試時觀測數據，LED燈為正邏輯，1時亮，0時滅。另外是一片MAXII EPM1270T144及其外圍電路。1.2.4 實驗步驟(1) 根據上述加法器的邏輯原理使用Quartus II軟件編輯相應的電路原理圖并進行編譯，其在EPM1270芯片中對應的引腳如圖1-2-7所示，框外文字表示I/O號，框內文字表示該引

14、腳的含義（本實驗例程見安裝路徑CpldAdderAdder.qpf工程）。圖1-2-7 引腳分配圖(2) 關閉實驗系統電源，按圖1-2-8連接實驗電路，圖中將用戶需要連接的信號用圓圈標明。圖1-2-8 實驗接線圖(3) 打開實驗系統電源，將生成的POF文件下載到EPM1270中去。(4) 以CON單元中的SD17SD10八個二進制開關為被加數A，SD07SD00八個二進制開關為加數B，K7用來模擬來自低位的進位信號，相加的結果在CPLD單元的L7L0八個LED燈顯示，相加后向高位的進位用CPLD單元的L8燈顯示。給A和B 置不同的數，觀察相加的結果。1.3 陣列乘法器設計實驗1.3.4 實驗步驟(1) 根據上述陣列乘法器的原理，使用Quartus II軟件編輯相應的電路原理圖并進行編譯，其在EPM1270芯片中對應的引腳如圖1-3-2所示，框外文字表示I/O號，框內文字表示該引腳的含義（本實驗例程見安裝路徑Cpld MultiplyMultiply.qp