狀態(tài)編碼的幾個原則(數(shù)電實驗八可參考此)（課堂PPT）

1、1第第4 4章章 同步時序邏輯電路同步時序邏輯電路-2 -2 4.4.3 狀態(tài)編碼 4.4.4 確定激勵函數(shù)和輸出函數(shù) 4.4.5 同步時序邏輯電路的設(shè)計舉例 4.5 常用中大規(guī)模時序邏輯功能電路 導(dǎo)航：導(dǎo)航：1、點擊、點擊“右鍵右鍵”，選擇，選擇“全屏顯示全屏顯示”全屏顯示全屏顯示 2、點擊、點擊“右鍵右鍵”，選擇，選擇“下一張下一張”播放播放PP 3、點擊游覽器左上角點擊游覽器左上角“后退后退”，退出退出PP2 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 4.4.3狀態(tài)編碼 對最小化狀態(tài)表中用字母或數(shù)字表示的狀態(tài)指定一個二

2、進制代碼，稱狀態(tài)編碼或稱狀態(tài)分配。狀態(tài)編碼后的最小化狀態(tài)表稱為二進制狀態(tài)表。 實踐表明，狀態(tài)編碼的方案不同，所得到的輸出函數(shù)和激勵函數(shù)的表達式也不相同，從而使設(shè)計出來的時序邏輯電路其復(fù)雜程度也不相同。 狀態(tài)編碼： 1）確定狀態(tài)編碼的長度，即二進制代碼的位數(shù)，也就是觸發(fā)器的個數(shù)。 狀態(tài)編碼的長度是由最小化狀態(tài)表中的狀態(tài)個數(shù)確定。設(shè)最小化狀態(tài)表的狀態(tài)數(shù)為N，狀態(tài)編碼的長度為m，狀態(tài)數(shù)N與狀態(tài)編碼長度m的關(guān)系為： 2m-1 N 2m。 例如，若某狀態(tài)表的狀態(tài)數(shù)N = 4，狀態(tài)編碼二進制代碼的位數(shù)應(yīng)為m = 2。3 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)

3、計同步時序邏輯電路的設(shè)計 2）最佳的或者接近最佳的狀態(tài)分配方案， 以便使所設(shè)計的同步時序邏輯電路的輸出函數(shù)和激勵函數(shù)最簡單。 二進制代碼的位數(shù)確定后，尋找一種最佳的或接近最佳的狀態(tài)編碼方案。 究竟哪個狀態(tài)用哪種二進制代碼，可以有多種狀態(tài)分配方案供選擇。4 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 由表4-267可知，當(dāng)狀態(tài)數(shù)目較少時，可以研究各種可能的狀態(tài)編碼方案，從中選出一種最佳的方案。但是，當(dāng)狀態(tài)數(shù)目增大時，編碼方案數(shù)急劇增多，要在眾多的狀態(tài)編碼方案中找出一種最佳編碼方案是困難的。 實踐表明，狀態(tài)編碼方案的好壞還與所采用

4、的觸發(fā)器類型有關(guān)。也就是，某種狀態(tài)編碼方案，對某種觸發(fā)器是最佳的編碼方案，然而換成另一種觸發(fā)器就不一定是最佳的狀態(tài)編碼方案。由此可見，一種最佳狀態(tài)編碼方案涉及的因素很多。 工程上采用的方法是依據(jù)一定的狀態(tài)分配（編碼）原則來獲得最佳或者接近最佳的狀態(tài)編碼方案。 5 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 狀態(tài)編碼是在一種稱為二進制狀態(tài)分配表進行的。二進制狀態(tài)分配表與卡諾圖的結(jié)構(gòu)相同，二進制狀態(tài)分配表中使用的變量是yry1 y0。在二進制狀態(tài)分配表中，有公共邊的兩個小方塊稱為相鄰。6 第第4 4章章 同步時序邏輯電路同步時序邏

5、輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 狀態(tài)編碼一般遵循如下的基本原則： (1) 狀態(tài)表中的兩個現(xiàn)態(tài)，如果在相同外部輸入條件下，這兩個現(xiàn)態(tài)的次態(tài)相同，則盡可能給這兩個現(xiàn)態(tài)分配相鄰的代碼。7 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 狀態(tài)編碼一般遵循如下的基本原則： (2) 狀態(tài)表中的一個現(xiàn)態(tài)，如果在不同外部輸入條件下，這個現(xiàn)態(tài)的兩個次態(tài)不相同，則盡可能給這兩個次態(tài)分配相鄰的代碼。8 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 狀

6、態(tài)編碼一般遵循如下的基本原則：(3) 狀態(tài)表中兩個現(xiàn)態(tài)，如果在不同外部輸入條件下，這個次態(tài)有相同的外部輸出，則盡可能給兩個現(xiàn)態(tài)分配相鄰的代碼。(4) 狀態(tài)表中出現(xiàn)次數(shù)最多的狀態(tài)在狀態(tài)編碼上為邏輯0。9 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計例4-9 對表4-278 所示狀態(tài)表進行狀態(tài)編碼。圖4-40 3種狀態(tài)分配方案10 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 將圖4-40 b分配方案中：A：00， B：01， C：11， D：10，代入表4-27中，

7、得到表4-28所示的二進制狀態(tài)表。11 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 4.4.4 確定激勵函數(shù)和輸出函數(shù) 同步時序邏輯電路通過狀態(tài)編碼得到二進制狀態(tài)表之后，根據(jù)二進制狀態(tài)表和選定觸發(fā)器，求得激勵函數(shù)和輸出函數(shù)表達式。 使用觸發(fā)器作為存儲電路設(shè)計同步時序邏輯電路時，需要用到觸發(fā)器從現(xiàn)態(tài)yn轉(zhuǎn)移到次態(tài)yn+1時所需的數(shù)據(jù)輸入，這就是觸發(fā)器的激勵表。 觸發(fā)器的激勵表可以從觸發(fā)器的狀態(tài)表中推出。 在觸發(fā)器激勵表中，把觸發(fā)器的現(xiàn)態(tài)yn和次態(tài)yn+1作為自變量，觸發(fā)器的輸入作為因變量。 表4-2930表4-323列出了R-S

8、觸發(fā)器激勵表、J-K觸發(fā)器激勵表、D觸發(fā)器激勵表和T觸發(fā)器激勵表。12 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計13 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 例4-10 選用D觸發(fā)器，求出表4-33所示二進制狀態(tài)表的激勵函數(shù)表達式和輸出函數(shù)表達式。14 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 例4-10 選用D觸發(fā)器，求出表4-33所示二進制狀態(tài)表的激勵函數(shù)表達式和輸出函數(shù)表達式。1

9、5 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 例4-10 選用D觸發(fā)器，求出表4-33所示二進制狀態(tài)表的激勵函數(shù)表達式和輸出函數(shù)表達式。16 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 例4-10 選用D觸發(fā)器，求出表4-33所示二進制狀態(tài)表的激勵函數(shù)表達式和輸出函數(shù)表達式。17 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計解：D觸發(fā)器的次態(tài)方程是yn+1 = D。也就是，D觸發(fā)器的次態(tài)只與它

10、的輸入D有關(guān)，與現(xiàn)態(tài)無關(guān)。因此表4-334中的次態(tài)也就是D觸發(fā)器的輸入，這樣可以由表4-334二進制狀態(tài)表畫出激勵函數(shù)卡諾圖和輸出函數(shù)卡諾圖，如圖4-41所示。18 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 4.4.5同步時序邏輯電路設(shè)計舉例 在計算機中同步時序邏輯電路的應(yīng)用十分廣泛。 為了熟悉同步時序邏輯電路設(shè)計的方法，下面給出幾個設(shè)計實例。例4-11 采用J-K觸發(fā)器設(shè)計一個序列檢測器，用來檢測外部輸入x的串行二進制序列。當(dāng)外部輸入中有“001”序列時，序列檢測器的外部輸出Z = 1，在其他情況下，外部輸出Z = 0，如

11、圖4-42所示。19 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計解：第1步，畫出原始狀態(tài)圖和狀態(tài)表。 根據(jù)題意，設(shè)計的序列檢測器有一個外部輸入x和一個外部輸出Z。輸出和輸入的邏輯關(guān)系為：當(dāng)外部輸入x第一個為“0”時，外部輸出Z為“0”；當(dāng)外部輸入x第二個為“0”，輸出Z為0；當(dāng)外部輸入x第三個為“1”，外部輸出Z才為“1”。假定有一個外部輸入x序列以及外部輸出為輸入 x： 0 0 0 1 0 0 1 1 1 0輸出 Z： 0 0 0 1 0 0 1 0 0 020 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.

12、4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計第2步，狀態(tài)簡化。 可以找出最大等效類( A, D )，( B )，（C）。并以A代替最大等效類( A, D )，以B代替最大等效類( B )，以C代替最大等效類( C )。得到最小化狀態(tài)表如表4-35所示。21 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計第3步，狀態(tài)編碼。表4-36 二進制狀態(tài)表22 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計第4步，列出激勵函數(shù)和輸出函數(shù)表達式。23 第第4 4章章 同步時序邏

13、輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計第4步，列出激勵函數(shù)和輸出函數(shù)表達式。1）激勵函數(shù)和輸出函數(shù)卡諾圖：2）激勵函數(shù)和輸出函數(shù)真值表：24 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計第4步，列出激勵函數(shù)和輸出函數(shù)表達式。用J-K觸發(fā)器組成存儲電路。根據(jù)表4-36和J-K觸發(fā)器激勵表，列出激勵函數(shù)和輸出函數(shù)真值表，如表4-37所示。由表4-38畫出激勵函數(shù)和輸出函數(shù)卡諾圖，如圖4-45所示。25 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)

14、計同步時序邏輯電路的設(shè)計26 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 通常，在設(shè)計中，如果觸發(fā)器所能表示的狀態(tài)數(shù)目大于電路所需的工作狀態(tài)數(shù)，需要對設(shè)計的同步時序邏輯電路的實際狀態(tài)轉(zhuǎn)移進行檢查，目的在于檢查時序邏輯電路有沒有無效狀態(tài)，以及同步時序邏輯電路是否能夠在電路偶然進入無效狀態(tài)以后，在外部輸入和時鐘信號作用下，用有限的狀態(tài)轉(zhuǎn)移進入到有效狀態(tài)。如果能夠用有限的狀態(tài)轉(zhuǎn)移進入到有效狀態(tài)，則設(shè)計的同步時序邏輯電路稱為具有自恢復(fù)功能。設(shè)計的同步時序邏輯電路如果不能夠用有限的狀態(tài)轉(zhuǎn)移進入到有效狀態(tài)，稱為掛起。另外，電路偶然進入無效

15、狀態(tài)，還要檢查是否產(chǎn)生錯誤的外部輸出信號。一旦發(fā)現(xiàn)所設(shè)計的電路存在掛起現(xiàn)象或者有錯誤的外部輸出，需對該電路進行修改。 對所設(shè)計的同步時序電路進行檢查是對設(shè)計同步時序邏輯電路進行分析，得到狀態(tài)圖，檢查有沒有無效狀態(tài)和產(chǎn)生錯誤的外部輸出信號。下面分析圖4-46的同步時序邏輯電路。27 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 圖4-47是分析圖4-46的同步時序邏輯電路圖的狀態(tài)圖。首先檢查有沒有無效狀態(tài)。從圖4-47可以看出，一旦電路進入狀態(tài)“11”，不管輸入x是“1”還是“0”，在時鐘信號作用下，電路進入有效狀態(tài)，不存在掛起現(xiàn)

16、象。然后檢查有沒有產(chǎn)生錯誤的外部輸出信號。在圖4-47中若電路處于無效狀態(tài)“11”，當(dāng)輸入x為“1”時，產(chǎn)生一個錯誤的外部輸出“1”。為消除這個錯誤輸出，需對輸出函數(shù)表達式作適當(dāng)修改。將圖4-45中輸出函數(shù)卡諾圖修改為圖4-48所示的輸出函數(shù)卡諾圖。修改后的輸出函數(shù)表達式為28 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計29 第第4 4章章 同步時序邏輯電路同步時序邏輯電路 4.4 4.4 同步時序邏輯電路的設(shè)計同步時序邏輯電路的設(shè)計 例4-12 采用D觸發(fā)器設(shè)計一個2位二進制加1計數(shù)器。當(dāng)x = 1時，電路不計數(shù)。當(dāng)x = 0時，在時鐘脈沖作用下加1計數(shù)。計數(shù)器有一個外部輸出Z，當(dāng)加1計數(shù)產(chǎn)生進位時，Z = 1，其他情況下Z = 0。 解：采用同步時序邏輯電路設(shè)計計數(shù)器，首先列出原始狀態(tài)表。由于原始狀態(tài)表是用二進制數(shù)表示計數(shù)，也沒有多余的狀態(tài)，所以可以不用進行狀態(tài)化簡和狀態(tài)分配的設(shè)計步驟。 第1步，畫出狀態(tài)圖和狀態(tài)表。根據(jù)題目要求，設(shè)狀態(tài)