集成音樂演奏功能和LED點陣顯示功能的數(shù)字電子時鐘設(shè)計

1、集成音樂演奏功能和LED點陣顯示功能的數(shù)字電子時鐘設(shè)計一、 設(shè)計內(nèi)容 集成音樂演奏功能和LED點陣顯示功能的數(shù)字電子時鐘系統(tǒng)主要分為三個功能：帶有手動調(diào)整功能的數(shù)字電子時鐘、音樂演奏電路和8*8LED點陣顯示電路。以下分別說明上述三個部分的電路功能和基本工作原理。 1數(shù)字電子時鐘部分?jǐn)?shù)字電子時鐘采用六個數(shù)碼管顯示，顯示方式如圖1所示。為了減少CPLD芯片的I/O口資源占用并且提高系統(tǒng)的可靠性，數(shù)碼管顯示采用動態(tài)掃描方式顯 圖1示。數(shù)碼管的選通信號真值表如下表1所示。當(dāng)數(shù)碼管的選通信號變化頻率大于數(shù)碼管選通信號 數(shù)碼管順序號（1表示該數(shù)碼管被選通）S2S1S06#5#4#3#2#1#000000

2、00100100001001 0000100011001000100010000101100000 表1 24Hz時，人眼便分辨不出數(shù)碼管是依次被點亮的，感覺好像是六個數(shù)碼管同時被點亮的。在基本時鐘電路實現(xiàn)后，增加手動調(diào)整時間功能。該功能描述如下：選擇三個按鍵分別作為調(diào)整時鐘、分鐘、秒鐘的按鍵，當(dāng)某一按鍵按下后，該按鍵對應(yīng)的計時器從當(dāng)前計數(shù)值以頻率大于1Hz的脈沖序列作為計數(shù)時鐘開始計數(shù)，此系統(tǒng)選用2Hz的脈沖序列。當(dāng)按鍵松開時，數(shù)字時鐘以該調(diào)整值作為計數(shù)初值繼續(xù)計時。 2音樂演奏電路部分使用CPLD芯片的功率放大外圍電路，設(shè)計數(shù)控分頻器，使得電路在外部時鐘的驅(qū)動下可以演奏設(shè)定的音樂。數(shù)控分頻

3、器的基本原理是：對于一個加法計數(shù)器而言，裝載不同的計數(shù)初始值時會有不同頻率的溢出輸出信號產(chǎn)生。計數(shù)器溢出時，輸出邏輯高電平，同時反饋給計數(shù)器的輸入端作為裝載信號，裝載新的計數(shù)初值。否則輸出邏輯低電平。根據(jù)不同頻率的溢出輸出信號驅(qū)動功率放大電路，便會產(chǎn)生不同音調(diào)的聲音。根據(jù)數(shù)控分頻器的基本原理編制合適的循環(huán)程序、查表程序便可以實現(xiàn)使用外圍功率放大電路演奏一段音樂的目的。在音樂演奏電路基本功能實現(xiàn)以后，考慮將源代碼嵌入數(shù)字電子時鐘的源代碼中，從而實現(xiàn)當(dāng)數(shù)字時鐘整點計時時刻，演奏設(shè)定音樂。嵌入方法可以考慮將音樂演奏電路程序作為子程序供數(shù)字時鐘主程序調(diào)用。38*8LED點陣顯示功能該功能是當(dāng)在數(shù)字時鐘

4、在計時的時候點陣模塊循環(huán)顯示程序設(shè)定的字符。 圖2點陣的電路原理圖如圖2所示。其中ROW為行掃描信號，COL為LED輸出信號。比如，當(dāng)行掃描信號為11111110時（ROW8ROW1），說明此時選通第一行LED。如果要選通第5行LED，那么行掃描信號應(yīng)當(dāng)為11101111。在確定哪一行LED被選中后，就要通過LED輸出信號為該行LED送入邏輯電平，從電路圖可以看出，LED輸出信號為邏輯高電平時該位LED被點亮。比如在某一時刻程序選通第一行LED，現(xiàn)在要想讓該行第二位LED被點亮，則輸出信號為00000010（COL8COL1）。 從上述基本原理可以看出只要讓行掃描信號做循環(huán)移位就可以實現(xiàn)逐行掃

5、描的功能。循環(huán)移位可以通過一條單獨指令完成，也可以通過子程序調(diào)用、查表等方法實現(xiàn)。 二、 設(shè)計原理 本次要求設(shè)計的數(shù)字電子時鐘除了具有基本的計時功能以外還要求在整點時刻播放一段音樂，并且在8*8LED點陣顯示模塊上顯示字符。因此整套電路分為三個部分：基本數(shù)字時鐘部分、音樂演奏電路部分和LED點陣顯示部分。以下分別對上述三個部分的電路設(shè)計原理進行說明。1數(shù)字時鐘部分的設(shè)計原理數(shù)字鐘的基本組成部分離不開計數(shù)器，在控制邏輯電路的控制下完成預(yù)定的各項功能。數(shù)字鐘的原理方框圖如圖3所示。標(biāo)準(zhǔn)時基電路的產(chǎn)生方法：為了實現(xiàn)數(shù)字電子時鐘的計時功能，必然要使用到一個周期是1s，即頻率是1Hz的脈沖序列。由于晶振

6、產(chǎn)生的脈沖序列頻率穩(wěn)定，可以通過分頻的方法得到1Hz準(zhǔn)確的脈沖序列。同時為了滿足電路的其他功能需要，比如數(shù)碼管選通信號的頻率要求大于24Hz，同樣可以通過分頻方法得到這一脈沖序列?？刂七壿嬰娐返脑O(shè)計原理：由計數(shù)器的計數(shù)過程可知，正常計數(shù)時，當(dāng)秒計數(shù)器（60進制）計數(shù)到59 時，再來一個脈沖，則秒計數(shù)器清零，重新開始新一輪的計數(shù)，而進位則作為分計數(shù)器的計數(shù)脈沖，使分計數(shù)器計數(shù)加1。而60 進制計數(shù)器可用6 進制計數(shù)器和10 進制計數(shù)器構(gòu)成。同樣的原理，當(dāng)分計數(shù)器計數(shù)到59時，再來一個脈沖，則分計數(shù)器清零，小時計數(shù)器加1。當(dāng)小時計數(shù)器計到24時（24進制），分計時器再進位則所有計數(shù)器全部清零。因此

7、計數(shù)電路需要兩個60進制的計數(shù)器和一個24進制的計數(shù)器級聯(lián)，便可以得到數(shù)字電子時鐘的基本計數(shù)電路。將手動按鍵控制功能加入電路：把秒計數(shù)器的進位脈沖和一個頻率為2Hz的脈沖信號同時接到一個2選1數(shù)據(jù)選擇器的兩個數(shù)據(jù)輸入端，而位選信號則接一個脈沖按鍵開關(guān)，當(dāng)按鍵沒有按下時（即為邏輯低電平），數(shù)據(jù)選擇器將秒計數(shù)器的進位脈沖送到分計數(shù)器，此時電子數(shù)字時鐘正常工作；當(dāng)按鍵按下時（即為邏輯高電平），數(shù)據(jù)選擇器將外部輸入2Hz 的脈沖信號序列作為分計數(shù)器的計數(shù)脈沖，使其計數(shù)頻率加快，當(dāng)達到正確時間時，松開按鍵從而達到調(diào)整時間的目的。調(diào)節(jié)分鐘計時器、小時計時器的時間與上述原理相同。計數(shù)顯示電路的設(shè)計原理：如前

8、所述，數(shù)字時鐘系統(tǒng)采用動態(tài)掃描方式進行數(shù)字送顯。而動態(tài)掃描送顯方式的關(guān)鍵是要確保選通信號與送顯字符在時序上保持同步。比如，當(dāng)數(shù)碼管的片選信號S2S0為001時，根據(jù)表1可得，此時選通秒鐘計時器的十位計數(shù)器，那么程序要完成在該時刻將秒鐘十位的計數(shù)結(jié)果送入第2號數(shù)碼管。其余計數(shù)器的送顯方法與上述原理相同。 圖47段數(shù)碼管采用共陰極接法，電路連接方法如圖4所示。使用六個相同的數(shù)碼管進行級聯(lián)顯示。 2音樂演奏電路部分的設(shè)計原理數(shù)控分頻器電路的設(shè)計原理：實現(xiàn)音樂演奏電路的關(guān)鍵是正確設(shè)計數(shù)控分頻器電路。數(shù)控分頻器是在通用分頻器的基礎(chǔ)上添加了由計數(shù)溢出信號控制輸出信號翻轉(zhuǎn)時刻的特殊分頻器。其原理是預(yù)先設(shè)置計

9、數(shù)終值，對于本電路而言設(shè)置的計數(shù)終值為2047，當(dāng)程序載入不同的計數(shù)初值以后，在相同時鐘的作用下產(chǎn)生溢出信號的時間不同。計數(shù)初值大，產(chǎn)生溢出信號的時間短，計數(shù)初值小，產(chǎn)生溢出信號的時間長。根據(jù)溢出信號的情況驅(qū)動外部功率放大電路就可以產(chǎn)生不同音調(diào)的聲音。不同音調(diào)的聲音對應(yīng)的計數(shù)器計數(shù)初值如表2所示。音調(diào)音符1234567初始值高1730175017701790181518301930 中1410149015601600162216501690 低77391210361116119712901372 次低100200300400500600700 表2 從上述基本原理可以看出，只要編制適當(dāng)?shù)难h(huán)程

10、序和查表程序就可以實現(xiàn)預(yù)先設(shè)定的功能。音樂演奏電路的原理框圖如圖5所示。 圖538*8LED點陣顯示電路部分的設(shè)計原理點陣顯示模塊提供8×8 點陣輸出。點陣的結(jié)構(gòu)實際上是一組很小的發(fā)光二極管，排列緊密而且規(guī)則。當(dāng)點亮其中的一些燈，而熄滅一些燈時，點陣就可以顯示圖符。8×8 的點陣引腳有十八根，其中電源和地線引腳各一根，八根行掃描引腳，八根列掃描引腳。點陣的詳細電路原理圖如圖2所示。點陣工作時，電源和地線固定連接好，當(dāng)某一些行掃描和列掃描有信號時，點陣中對應(yīng)交點上發(fā)光二極管被點亮。但是使用這種方法只能使點陣顯示一行LED的信息。如果需要顯示更為復(fù)雜的圖符，需要用另外一種方法，

11、既行掃描信號是以固定周期和固定次序循環(huán)變化，而列掃描信號在行掃描信號在某一特定值時，給出一組特定的數(shù)據(jù)。當(dāng)行掃描信號變化周期比較快時，通過肉眼觀察到的圖符就是一個完整的。通過這種方法，可以用點陣顯示復(fù)雜的圖符。如果設(shè)計成點陣顯示圖符按某種事先指定的方法變化，則可以顯示動畫或其它信息?？刂菩盘柕氖褂梅椒ㄔ谠O(shè)計內(nèi)容部分已經(jīng)作了說明。三、 設(shè)計過程多功能數(shù)字電子時鐘的設(shè)計原理采用自頂向下的設(shè)計方法，也就是將大系統(tǒng)分解為多個小系統(tǒng)。分解過程見圖5。為了實現(xiàn)多功能數(shù)字時鐘的各個功能，首多功能電子數(shù)字時鐘基本數(shù)字時鐘電路音樂演奏電路8*8LED點陣顯示電路手動調(diào)整功能60進制計數(shù)器24進制計數(shù)器6進制計數(shù)

12、器10進制計數(shù)器數(shù)控分頻器音調(diào)計數(shù)初值功率放大電路通用分頻器送顯電路行掃描電路 輸出值電路 圖5先要實現(xiàn)小系統(tǒng)的功能，也就是說實現(xiàn)過程采用自底向上的方法。實現(xiàn)的順序為：十進制數(shù)碼管顯示電路>帶清零、使能信號的十進制數(shù)碼管顯示電路>任意進制計數(shù)器（仿真試驗即可）>采用動態(tài)掃描顯示方法的60進制顯示電路>基本數(shù)字時鐘電路>通用分頻器>數(shù)控分頻器>音調(diào)計數(shù)初值裝載電路>8*8LED點陣顯示電路>聯(lián)調(diào)。以下將根據(jù)上述設(shè)計步驟并且結(jié)合源代碼詳細說明各個部分的設(shè)計過程。以下程序全部經(jīng)過調(diào)試并且可以實現(xiàn)預(yù)期功能。-帶清零信號的十進制計數(shù)器，單獨使用一個數(shù)

13、碼管進行顯示-LIBRARY ieee;-ENTITY sevenseg ISPORT ( clk, reset: IN STD_LOGIC; digit: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END sevenseg;-ARCHITECTURE behave OF sevenseg ISBEGIN PROCESS (clk, reset) VARIABLE temp: INTEGER RANGE 0 TO 10; BEGIN IF (reset = '1' ) THEN temp:= 0; ELSIF (clk'EVENT AND clk

14、 = '1') THEN IF (temp=10) THEN temp:= 0; ELSE temp:= temp+1; END IF; END IF; CASE temp IS WHEN 0 => digit <= "0111111" -查存儲表并顯示結(jié)果- WHEN 1 => digit <= "0000110" WHEN 2 => digit <= "1011011" WHEN 3 => digit <= "1001111" WHEN 4 =&g

15、t; digit <= "1100110" WHEN 5 => digit <= "1101101" WHEN 6 => digit <= "1111101" WHEN 7 => digit <= "0100111" WHEN 8 => digit <= "1111111" WHEN 9 => digit <= "1101111" WHEN OTHERS => NULL; END CASE; END PR

16、OCESS;END behave;-一千進制計數(shù)器（可以擴展為60進制和24進制計數(shù)器）-LIBRARY ieee;-ENTITY counter1000 ISPORT( clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0); qc: out STD_LOGIC_VECTOR(3 DOWNTO 0); qd: out STD_LOGIC_VECTOR(3 DOWNTO 0); END counter1000;-ARCHITECTURE behave OF cou

17、nter1000 ISsignal tma: STD_LOGIC_VECTOR(3 DOWNTO 0);signal tmb: STD_LOGIC_VECTOR(3 DOWNTO 0);signal tmc: STD_LOGIC_VECTOR(3 DOWNTO 0);signal tmd: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINprocess(clk)beginif (clk'event and clk='1') then if( tma="1001") then tma<="0000" tmb

18、<=tmb+1; elsif( tmb="1001" and tma="1001") then tma<="0000" tmb<="0000" tmc<=tmc+1; elsif( tmc="1001" and tmb="1001" and tma="1001") then tma<="0000" tmb<="0000" tmc<="0000" tmd&l

19、t;=tmd+1; elsif( tmd="1001" and tmc="1001" and tmb="1001" and tma="1001") then tma<="0000" tmb<="0000" tmc<="0000" tmd<="0000" else tma<=tma+1; end if; end if; qa<=tma;qb<=tmb;qc<=tmc;qd<=tmd;

20、end process;END behave;-通用分頻器-library ieee;-entity freq_divider is port (clk:in std_logic; out1:buffer std_logic);end freq_divider; -architecture behave of freq_divider is signal count1: integer range 0 to 7;begin process(clk)begin if(clk'event and clk='1') then count1 <= count1+1; if

21、( count1=4) then-改變count1的終值可以改變分頻頻率- out1<=not out1; count1<=0; end if;end if;end process;end behave;-音調(diào)計數(shù)初值載入-Library ieee;-Entity tone isPort( index: in integer range 0 to 16; -輸入音調(diào)索引- tone: out integer range 0 to 2047); -輸出音調(diào)計數(shù)初值-End tone;-Architecture behave of tone isBegin process(index)

22、 Begin case index is when 0 => tone<=1560; -音調(diào)3的計數(shù)初值- when 1 => tone<=1622; -音調(diào)5的計數(shù)初值- when 2 => tone<=1650; -音調(diào)6的計數(shù)初值- when 3 => tone<=1560; -音調(diào)3的計數(shù)初值- when 4 => tone<=1622; -音調(diào)5的計數(shù)初值- when 5 => tone<=1622; -重復(fù)音調(diào)5- when 6 => tone<=1622; -重復(fù)音調(diào)5- when 7 =>

23、 tone<=1622; -重復(fù)音調(diào)5- when 8 => tone<=1650; -音調(diào)6的計數(shù)初值- when 9 => tone<=1622; -音調(diào)5的計數(shù)初值- when 10 => tone<=1560; -音調(diào)3的計數(shù)初值- when 11 => tone<=1410; -音調(diào)1的計數(shù)初值- when 12 => tone<=1490; -音調(diào)2的計數(shù)初值- when 13 => tone<=1490; -重復(fù)音調(diào)2- when 14 => tone<=1490; -重復(fù)音調(diào)2- when

24、 15 => tone<=1490; -重復(fù)音調(diào)2- when others => tone<=2047; End case; End process; End behave;-8*8LED點陣顯示-LIBRARY ieee;-ENTITY display ISPORT( clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(7 DOWNTO 0); -行掃描選通信號- qb: out STD_LOGIC_VECTOR(7 DOWNTO 0);-字形碼輸出信號- END display;-ARCHITECTURE behave OF d

25、isplay ISsignal tma: STD_LOGIC_VECTOR(7 DOWNTO 0);signal index: integer range 0 to 8;BEGINprocess(clk)beginif (clk'event and clk='1') then if (index=8) then index<=0; else index<=index+1; end if; end if;end process;sel: block -輸出行掃描選通信號-begin tma <="11111110" when inde

26、x=0 else "11111101" when index=1 else "11111011" when index=2 else "11110111" when index=3 else "11101111" when index=4 else "11011111" when index=5 else "10111111" when index=6 else "01111111" when index=7 else "11111111&quo

27、t; qa <= tma;end block;eight_diode: block -顯示“X”字形-begin qb <="11000011" when tma="11111110" else "11100111" when tma="11111101" else "01111110" when tma="11111011" else "00111100" when tma="11110111" else "00

28、111100" when tma="11101111" else "01111110" when tma="11011111" else "11100111" when tma="10111111" else "11000011" when tma="01111111" else "0000000"end block; END behave;-各個部分的軟件仿真結(jié)果詳見設(shè)計結(jié)果部分。其中樂曲演奏全部程序和基本數(shù)字時鐘全部程序請

29、參見附錄。兩部分程序都使用到了元件的設(shè)計和元件的聲明、元件的實例化。這充分體現(xiàn)了VHDL電路設(shè)計的思想：自頂向下的設(shè)計方法。通過底層元件實例化的方法可以實現(xiàn)代碼的共享，從而簡化了整套電路的設(shè)計，提高了效率。就這點而言，VHDL電路設(shè)計有些類似現(xiàn)行的面向?qū)ο蟪绦蛟O(shè)計方法：首先定義類，然后實例化為對象，從而實現(xiàn)代碼的共享。四、 設(shè)計結(jié)果 圖6 帶使能信號的十進制顯示電路仿真 圖7 60進制計數(shù)器電路仿真 圖8 通用分頻器仿真 圖9 LED點陣顯示電路仿真(qa為選通信號、qb為輸出信號)五、 總結(jié)VHDL的含義是Very high speed Integrated circuits Hardwar

30、e Description Language。它可以對電子電路和系統(tǒng)的行為進行描述?；谶@種描述，結(jié)合相關(guān)的軟件工具，可以得到所期望的實際電路與系統(tǒng)。VHDL語言的兩個最直接的應(yīng)用領(lǐng)域是可編程器件和專用集成電路ASIC( Application Specific Integrated Circuits)，其中可編程器件包括復(fù)雜可編程器件CPLD（Complex Programmable Logic Devices）和現(xiàn)場可編程門陣列FPGA（Field Programmable Gate Arrays）。一段VHDL源代碼寫完后，使用芯片廠商提供的可編程器件來實現(xiàn)整個電路，或者將其交給專業(yè)加工

31、工廠用于ASIC的生產(chǎn)，這也是目前許多復(fù)雜的商用芯片所采用的方法。比如日本FANUC、德國SIEMENS生產(chǎn)的CNC系統(tǒng)中大量ASIC都是采用這種方法制作而成的。對于數(shù)字電子系統(tǒng)而言，這種方法大大提高了系統(tǒng)的可靠性。僅就電子電路的設(shè)計方法而言無外乎有三種方法：第一種是采用EDA工具進行線路板級電路設(shè)計，這種方法就是通常所說的PCB設(shè)計。其優(yōu)點是技術(shù)成熟，缺點是可靠性、可移植性不高。第二種方法就是采用硬件描述語言進行電路設(shè)計，這種方法克服了上述方法的缺點。而第三種方法是嵌入式設(shè)計。本次設(shè)計的題目是多功能電子數(shù)字時鐘的設(shè)計，數(shù)字時鐘集成了音樂演奏功能與LED點陣顯示功能。通過數(shù)字時鐘的設(shè)計初步了解

32、了VHDL數(shù)字電路設(shè)計的設(shè)計流程與設(shè)計方法。并且對VHDL代碼的結(jié)構(gòu)、數(shù)據(jù)類型、并發(fā)與順序代碼、信號與變量、VHDL電路單元庫的結(jié)構(gòu)和使用方法，以及如何將新的設(shè)計加入到現(xiàn)有的單元庫中有較為深入的理解。但是由于首次使用開發(fā)軟件并且對VHDL語言認(rèn)識的局限性，整套電路還存在不足和缺陷。六、 附錄-數(shù)字時鐘全部程序-LIBRARY ieee;ENTITY count60 ISPORT( clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(2 DOWNTO 0); rco: OUT STD_

33、LOGIC); END count60;ARCHITECTURE a OF count60 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(2 DOWNTO 0);beginif (clk'event and clk='1') then rco<=tmb(2)and tmb(0)and tma(3)and tma(0); -計算是否有進位- if (tma="1001") then tma:="00

34、00" if (tmb="101") then -如果十位數(shù)為5，則十位數(shù)清零，否則十位數(shù)加一 tmb:="000" else tmb:=tmb+1; end if; else tma:=tma+1; -如果個位數(shù)不為9，則個位數(shù)加一- end if; end if; qa<=tma;qb<=tmb; -將結(jié)果輸出-end process;END a;-File count60.vhd-LIBRARY ieee;ENTITY count24 ISPORT( clk: in STD_LOGIC; qa: out STD_LOGIC_V

35、ECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(1 DOWNTO 0); END count24;ARCHITECTURE a1 OF count24 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(1 DOWNTO 0);beginif (clk'event and clk='1') then -if en='1' then if (tma="1001")

36、then tma:="0000" tmb:=tmb+1; -如果個位數(shù)為9，個位數(shù)清零，十位數(shù)加一 elsif (tmb="10" and tma="0011") then tma:="0000" tmb:="00" -如果十位數(shù)為2，個位數(shù)為3，個位數(shù)十位-數(shù)均清零- else tma:=tma+1; -以上條件均不滿足，則個位數(shù)加一- end if; -end if; end if; qa<=tma;qb<=tmb; -將結(jié)果輸出-end process;END a1;-File

37、 count24.vhd-LIBRARY ieee;ENTITY nclock ISPort(clk: in std_logic; segout:out std_logic_vector(6 downto 0); selout:out std_logic_vector(2 downto 0);END nclock;Architecture a2 of nclock iscomponent count60 is -60進制元件聲明-PORT( clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); -個位數(shù)計數(shù)- qb: out STD_

38、LOGIC_VECTOR(2 DOWNTO 0); -十位數(shù)計數(shù)- rco: out STD_LOGIC); -計數(shù)進位-end component;component count24 is -24進制元件聲明-PORT( clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); -個位數(shù)計數(shù)- qb: out STD_LOGIC_VECTOR(1 DOWNTO 0); -十位數(shù)計數(shù)- end component;signal tmsa,tmma,tmha: std_logic_vector(3 downto 0); -秒、分、時個位-

39、signal tmsb,tmmb: std_logic_vector(2 downto 0); -秒、分十位-signal tmhb: std_logic_vector(1 downto 0); -小時十位-signal cys,cym: std_logic; -秒、分鐘進位-signal sec: std_logic; -1hz時鐘信號-signal num: std_logic_vector(3 downto 0); -數(shù)字計數(shù)信號-signal s: std_logic_vector(2 downto 0); -數(shù)碼管片選信號-Begin free_counter: block sign

40、al q: std_logic_vector(24 downto 0); begin process(clk) begin if (clk'event and clk='1') then q<=q+1; end if; end process; sec<=q(15); -第16位從0變到1正好為1秒- s<=q(2 downto 0); -低三位設(shè)置為片選信號- end block; connection: block begin u1: count60 port map(sec,tmsa,tmsb,cys); -秒鐘元件實例化- u2: count60 port map(cys,tmma,tmmb,cym); -分鐘元件實例化- u3: count24 port map(cym,tmha,tmhb); -小時元件實例化- end block; scanning_signal: block begin selout<= "111" when s=0 else &quo