EAD課程-第七章_有限狀態(tài)機(jī)設(shè)計

1、EDA技術(shù)實用教程技術(shù)實用教程7.1 一般有限狀態(tài)機(jī)的設(shè)計一般有限狀態(tài)機(jī)的設(shè)計7.1.1 用戶自定義數(shù)據(jù)類型定義語句用戶自定義數(shù)據(jù)類型定義語句TYPE語句用法如下：語句用法如下：TYPE 數(shù)據(jù)類型名數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型基本數(shù)據(jù)類型 ;或或TYPE 數(shù)據(jù)類型名數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義數(shù)據(jù)類型定義 ; ;以下列出了兩種不同的定義方式：以下列出了兩種不同的定義方式：TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ; 數(shù)組數(shù)組數(shù)據(jù)數(shù)據(jù)類型類型TYPE week IS (sun，mon，tue，wed，thu，fri，

2、sat) ; 枚舉枚舉數(shù)據(jù)數(shù)據(jù)類型類型數(shù)據(jù)類型數(shù)據(jù)類型詳見詳見p231TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ; SIGNAL present_state，next_state : m_state ;布爾數(shù)據(jù)類型的定義語句是：布爾數(shù)據(jù)類型的定義語句是：TYPE BOOLEAN IS （FALSE，TRUE） ；TYPE my_logic IS ( 1 ，Z ，U ，0 ) ; SIGNAL s1 : my_logic ; s1 = Z ; 符號化狀態(tài)機(jī)：符號化狀態(tài)機(jī)：用文字符號表示二進(jìn)制數(shù)。用文字符號表示二進(jìn)制數(shù)。確定化狀態(tài)機(jī)：確定化狀態(tài)機(jī)：直接

3、用數(shù)值表示。直接用數(shù)值表示。子類型子類型SUBTYPE的語句格式如下：的語句格式如下：SUBTYPE 子類型名子類型名 IS 基本數(shù)據(jù)類型基本數(shù)據(jù)類型 RANGE 約束范圍約束范圍; SUBTYPE digits IS INTEGER RANGE 0 to 9 ;沒有定義新沒有定義新的數(shù)據(jù)類型的數(shù)據(jù)類型7.1.2 為什么要使用狀態(tài)機(jī)為什么要使用狀態(tài)機(jī)狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活靈活的缺點(diǎn)的缺點(diǎn) 狀態(tài)機(jī)的狀態(tài)機(jī)的結(jié)構(gòu)模式結(jié)構(gòu)模式相對相對簡單，設(shè)計方案相對固定簡單，設(shè)計方案相對固定。 狀態(tài)機(jī)容狀態(tài)機(jī)容易構(gòu)成易構(gòu)成性能良好的性能良好的同步時序邏

4、輯模塊同步時序邏輯模塊（消除毛刺）（消除毛刺） 狀態(tài)機(jī)的狀態(tài)機(jī)的VHDL表述豐富多樣，程序表述豐富多樣，程序?qū)哟畏置鲗哟畏置鳎Y(jié)構(gòu)清晰，結(jié)構(gòu)清晰。 在在高速運(yùn)算和控制高速運(yùn)算和控制方面，狀態(tài)機(jī)更方面，狀態(tài)機(jī)更有有其巨大的其巨大的優(yōu)勢優(yōu)勢。 就就可靠性可靠性而言，狀態(tài)機(jī)的優(yōu)勢也是十分明顯的而言，狀態(tài)機(jī)的優(yōu)勢也是十分明顯的。對比對比與與VHDL的其他設(shè)計方案或的其他設(shè)計方案或CPU相比相比 VHDL綜合器易于優(yōu)化綜合器易于優(yōu)化 (結(jié)構(gòu)模式相對簡單，設(shè)計方案相對固定結(jié)構(gòu)模式相對簡單，設(shè)計方案相對固定) 易構(gòu)成性能良好的時序邏輯模塊易構(gòu)成性能良好的時序邏輯模塊（消除毛刺）（消除毛刺） 結(jié)構(gòu)模式簡單、層

5、次分明、易讀易懂、易排錯結(jié)構(gòu)模式簡單、層次分明、易讀易懂、易排錯 運(yùn)行模式類似于運(yùn)行模式類似于CPU，易于進(jìn)行順序控制易于進(jìn)行順序控制 利用同步時序和全局時鐘線可實現(xiàn)高速利用同步時序和全局時鐘線可實現(xiàn)高速FSM 高可靠性，非法狀態(tài)易控制高可靠性，非法狀態(tài)易控制 (高速運(yùn)算和控制方面，狀態(tài)機(jī)更優(yōu)勢高速運(yùn)算和控制方面，狀態(tài)機(jī)更優(yōu)勢)(優(yōu)勢明顯優(yōu)勢明顯)7.1.2 為什么要使用狀態(tài)機(jī)為什么要使用狀態(tài)機(jī)與與VHDL的其他設(shè)計方案或的其他設(shè)計方案或CPU相比相比7.1.3 一般有限狀態(tài)機(jī)的設(shè)計一般有限狀態(tài)機(jī)的設(shè)計用用VHDL設(shè)計的狀態(tài)機(jī)有多種形式設(shè)計的狀態(tài)機(jī)有多種形式從信號輸出方式分：從信號輸出方式分：

6、Mealy型狀態(tài)機(jī)和型狀態(tài)機(jī)和Moore型狀態(tài)機(jī)型狀態(tài)機(jī)從結(jié)構(gòu)上分：從結(jié)構(gòu)上分：單進(jìn)程狀態(tài)機(jī)和多進(jìn)程狀態(tài)機(jī)單進(jìn)程狀態(tài)機(jī)和多進(jìn)程狀態(tài)機(jī)從狀態(tài)表達(dá)方式上分：從狀態(tài)表達(dá)方式上分：符號化狀態(tài)機(jī)、符號化狀態(tài)機(jī)、 確定狀態(tài)編碼狀態(tài)機(jī)確定狀態(tài)編碼狀態(tài)機(jī)從編碼方式上分：從編碼方式上分：順序編碼狀態(tài)機(jī)、順序編碼狀態(tài)機(jī)、 一位熱碼編碼狀態(tài)機(jī)一位熱碼編碼狀態(tài)機(jī) 或其他編碼方式狀態(tài)機(jī)或其他編碼方式狀態(tài)機(jī)1. 說明部分說明部分2. 主控時序進(jìn)程主控時序進(jìn)程com b_outputsstate_inputsresetclkF S M :s_m achineC O Mnext_statecurrent_stateP R O

7、 C E S SR E GP R O C E S S圖圖7-1 一般狀態(tài)機(jī)結(jié)構(gòu)框圖工作示意圖一般狀態(tài)機(jī)結(jié)構(gòu)框圖工作示意圖ARCHITECTURE .IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; . FSM（Finite State_Machine）負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)，在時鐘驅(qū)動下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的進(jìn)程。負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)，在時鐘驅(qū)動下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的進(jìn)程。 一般狀態(tài)機(jī)包含如下四個部分：一般狀態(tài)機(jī)包含如下四個部分：3. 主控組合進(jìn)程主控組合進(jìn)程 根據(jù)外部輸入的控制信號（包括來自狀態(tài)機(jī)外部的信根據(jù)外部輸入的控

8、制信號（包括來自狀態(tài)機(jī)外部的信號和來自狀態(tài)機(jī)內(nèi)部其它非主控的組合或時序進(jìn)程的信號和來自狀態(tài)機(jī)內(nèi)部其它非主控的組合或時序進(jìn)程的信號），或（和）當(dāng)前狀態(tài)的狀態(tài)值確定下一狀態(tài)號），或（和）當(dāng)前狀態(tài)的狀態(tài)值確定下一狀態(tài)（next_state）的取向，即的取向，即next_state的取值內(nèi)的取值內(nèi)容，以及確定容，以及確定對外輸出或?qū)?nèi)部其它組合或時序進(jìn)程輸出控制信號的內(nèi)對外輸出或?qū)?nèi)部其它組合或時序進(jìn)程輸出控制信號的內(nèi)容。容。4. 輔助進(jìn)程輔助進(jìn)程用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時序進(jìn)程。用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時序進(jìn)程。 com b_outputsstate_inputsresetclkF S

9、M :s_m achineC O Mnext_statecurrent_stateP R O C E S SR E GP R O C E S S【例【例7-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 );END s_machine;ARCHITECTURE behv OF s_m

10、achine IS TYPE FSM_ST IS (s0, s1, s2, s3); SIGNAL current_state, next_state: FSM_ST;BEGIN REG: PROCESS (reset,clk) -主控時序進(jìn)程主控時序進(jìn)程 BEGIN IF reset = 1 THEN current_state = s0; -異步復(fù)位異步復(fù)位 ELSIF clk=1 AND clkEVENT THEN current_state comb_outputs= 5; - 輸出輸出僅取決于現(xiàn)態(tài)僅取決于現(xiàn)態(tài) IF state_inputs = 00 THEN next_state=

11、s0; ELSE next_state comb_outputs= 8; IF state_inputs = 00 THEN next_state=s1; ELSE next_state comb_outputs= 12; IF state_inputs = 11 THEN next_state = s0; ELSE next_state comb_outputs = 14; IF state_inputs = 11 THEN next_state = s3; ELSE next_state = s0; END IF; END case; END PROCESS; END behv;接上頁對照

12、對照圖圖7-2 例例7-1狀態(tài)機(jī)的工作時序圖狀態(tài)機(jī)的工作時序圖clkResetState_ inputsCurrent_stateNext_stateComb_outputsx1xxs0 x5000/xxs0s0/s15000/xxs1s1/s28011/xxs2s0/s312011/xxs3s3/s014狀態(tài)狀態(tài)轉(zhuǎn)換轉(zhuǎn)換圖圖輸出輸出僅取決于現(xiàn)態(tài)僅取決于現(xiàn)態(tài)與輸入無關(guān)與輸入無關(guān);輸入僅決定次態(tài)輸入僅決定次態(tài)Moore型型對照對照7.2 Moore型有限狀態(tài)機(jī)的設(shè)計型有限狀態(tài)機(jī)的設(shè)計7.2.1 多進(jìn)程有限狀態(tài)機(jī)多進(jìn)程有限狀態(tài)機(jī)AD754：采樣周期約為采樣周期約為20us， 采樣采樣50個點(diǎn)需花時

13、個點(diǎn)需花時20us501ms51單片機(jī)：單片機(jī)：控制完成一次采樣最少需控制完成一次采樣最少需30條指令，設(shè)單條指令，設(shè)單片機(jī)頻率為片機(jī)頻率為12MHz，一次采樣花時，一次采樣花時30220（等待（等待時間）時間）80us，采樣，采樣50個點(diǎn)需花時個點(diǎn)需花時80us504msFPGA：控制：控制完成一次采樣需完成一次采樣需45個狀態(tài)，若個狀態(tài)，若FPGA時鐘頻率為時鐘頻率為100MHz，一次采樣需花時，一次采樣需花時10ns550ns 采樣采樣50個點(diǎn)需花時個點(diǎn)需花時50ns502.5us圖圖7-3 AD0809工作時序和引腳圖工作時序和引腳圖 用狀態(tài)機(jī)對用狀態(tài)機(jī)對AD0809進(jìn)行采樣控制的設(shè)計

14、方法進(jìn)行采樣控制的設(shè)計方法 狀態(tài)狀態(tài)地址鎖存地址鎖存轉(zhuǎn)換啟動轉(zhuǎn)換啟動輸出有效輸出有效輸出的數(shù)字信號輸出的數(shù)字信號01243表表7-1 AD0809邏輯控制真值表邏輯控制真值表ALE START LOCK OE EOC 工工 作作 狀狀 態(tài)態(tài) 0 0 0010_初始化初始化 1 1 0001_啟動采樣啟動采樣 0 0 0002_轉(zhuǎn)換未結(jié)束轉(zhuǎn)換未結(jié)束 0 0 0012_轉(zhuǎn)換結(jié)束轉(zhuǎn)換結(jié)束 0 0 01 13_輸出轉(zhuǎn)換好的數(shù)據(jù)輸出轉(zhuǎn)換好的數(shù)據(jù) 0 0 111 4_輸出數(shù)據(jù)送到鎖存器輸出數(shù)據(jù)送到鎖存器狀態(tài)狀態(tài)地址地址鎖存鎖存轉(zhuǎn)換轉(zhuǎn)換啟動啟動輸出輸出有效有效內(nèi)部內(nèi)部鎖存鎖存圖圖7-4 AD0809采樣狀態(tài)

15、圖采樣狀態(tài)圖PROCESSREG時序進(jìn)程時序進(jìn)程PROCESSCOM組合進(jìn)程組合進(jìn)程PROCESSLATCH1鎖存器鎖存器current_statecurrent_statenext_statenext_stateLOCKLOCK狀態(tài)機(jī)狀態(tài)機(jī)FSMFSMFPGA/CPLDFPGA/CPLDCLKCLK狀態(tài)機(jī)工作時鐘狀態(tài)機(jī)工作時鐘ADC0809ADC0809Q7.0Q7.0模擬信號輸入模擬信號輸入采樣數(shù)據(jù)輸出采樣數(shù)據(jù)輸出A/DA/D工作時鐘工作時鐘clk=750KHzclk=750KHz ALEALE START START OE OE ADDA ADDA EOC EOCD7.0D7.0圖圖7-

16、5 采樣狀態(tài)機(jī)結(jié)構(gòu)框圖采樣狀態(tài)機(jī)結(jié)構(gòu)框圖 【例【例7-2】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD0809 IS PORT ( D :IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK,EOC : IN STD_LOGIC; -狀態(tài)機(jī)時鐘狀態(tài)機(jī)時鐘CLK，AD0809工作狀態(tài)信號工作狀態(tài)信號EOC LOCK0 : OUT STD_LOGIC; -內(nèi)部鎖存信號內(nèi)部鎖存信號LOCK的測試信號的測試信號 ALE,START,OE,ADDA : OUT STD_LOGIC; -AD0809控制信號控制信號 Q :

17、OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -鎖存數(shù)據(jù)輸出鎖存數(shù)據(jù)輸出 END AD0809; ARCHITECTURE behav OF AD0809 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGIN ADDA = 1; -模擬信號進(jìn)入模擬信號進(jìn)入0809通道通道1 接下頁接下頁 接上頁

18、接上頁 Q = REGL ; LOCK0 ALE=0; START=0;LOCK=0;OE=0; next_state ALE=1; START=1;LOCK=0;OE=0; next_state ALE=0; START=0;LOCK=0;OE=0; IF (EOC=1) THEN next_state = st3; -轉(zhuǎn)換結(jié)束轉(zhuǎn)換結(jié)束 ELSE next_state ALE=0; START=0;LOCK=0;OE=1; next_state ALE=0; START=0;LOCK=1;OE=1; next_state next_state = st0; END CASE ; END PR

19、OCESS COM ; 接下頁接下頁REG: PROCESS (CLK) -時序進(jìn)程時序進(jìn)程 BEGIN IF ( CLKEVENT AND CLK=1) THEN current_state = next_state; END IF;END PROCESS REG; -信號信號current_state將值帶出此進(jìn)程將值帶出此進(jìn)程 LATCH1 : PROCESS (LOCK) -數(shù)據(jù)鎖存器進(jìn)程數(shù)據(jù)鎖存器進(jìn)程 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL next_state next_state IF (EOC=1) THEN next_state = s

20、t3; ELSE next_state next_state next_state next_state ALE=0; START=0;LOCK=0;OE ALE=1; START=1;LOCK=0;OE ALE=0; START=0;LOCK=0;OE ALE=0; START=0;LOCK=0;OE ALE=0; START=0;LOCK=1;OEALE=0; START=0;LOCK=0; END CASE; END PROCESS COM2; 接上頁接上頁7.2.2 單進(jìn)程單進(jìn)程Moore型有限狀態(tài)機(jī)型有限狀態(tài)機(jī)【例【例7-4】LIBRARY IEEE;USE IEEE.STD_LOG

21、IC_1164.ALL;ENTITY MOORE1 IS PORT (DATAIN : IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0, ST1, ST2, ST3,ST4); SIGNAL C_ST : ST_TYPE ; BEGIN PROCESS(CLK,RST) BEGIN IF RST =1 THEN C_ST = ST

22、0 ; Q IF DATAIN =10 THEN C_ST = ST1 ; ELSE C_ST = ST0 ; END IF; Q IF DATAIN =11 THEN C_ST = ST2 ; ELSE C_ST = ST1 ;END IF; Q IF DATAIN =01 THEN C_ST = ST3 ; ELSE C_ST = ST0 ;END IF; Q IF DATAIN =00 THEN C_ST = ST4 ; ELSE C_ST = ST2 ;END IF; Q IF DATAIN =11 THEN C_ST = ST0 ; ELSE C_ST = ST3 ;END IF;

23、Q C_ST = ST0; END CASE; END IF; END PROCESS; END behav;接上頁接上頁clkRSTDATAINCurrent_stateNext _stateQx1xxST0 x0000010/xxST0ST1/ST01001011/xxST1ST2/ST10101001/xxST2ST3/ST01100000/xxST3ST4/ST20010011/xxST4ST0/ST31001狀態(tài)狀態(tài)轉(zhuǎn)換轉(zhuǎn)換圖圖C_ST輸出輸出僅取決于現(xiàn)態(tài)，與輸入無關(guān)；僅取決于現(xiàn)態(tài)，與輸入無關(guān)；(輸入僅決定次態(tài)輸入僅決定次態(tài))；Moore型型對照對照圖圖7-8 例例7-4單進(jìn)程狀態(tài)機(jī)

24、工作時序單進(jìn)程狀態(tài)機(jī)工作時序優(yōu)點(diǎn)：優(yōu)點(diǎn)：輸出信號不會出現(xiàn)毛刺輸出信號不會出現(xiàn)毛刺缺點(diǎn)：缺點(diǎn)：輸出信號輸出信號Q比多進(jìn)程狀態(tài)機(jī)的輸出晚一個時鐘周期比多進(jìn)程狀態(tài)機(jī)的輸出晚一個時鐘周期對照對照圖圖7-9 對應(yīng)于例對應(yīng)于例7-4的二進(jìn)程狀態(tài)機(jī)工作時序圖的二進(jìn)程狀態(tài)機(jī)工作時序圖優(yōu)點(diǎn)：優(yōu)點(diǎn)：輸出信號輸出信號Q比單進(jìn)程狀態(tài)機(jī)的輸出早一個時鐘周期比單進(jìn)程狀態(tài)機(jī)的輸出早一個時鐘周期缺點(diǎn)：缺點(diǎn)：輸出信號有毛刺輸出信號有毛刺對照對照7.3 Mealy型有限狀態(tài)機(jī)的設(shè)計型有限狀態(tài)機(jī)的設(shè)計【例【例7-5】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 I

25、SPORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; BEGIN COMREG : PROCESS(CLK,RESET) -決定轉(zhuǎn)換狀態(tài)的進(jìn)程決定轉(zhuǎn)換狀態(tài)的進(jìn)程 BEGIN IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN =

26、 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX STX IF DATAIN = 1 THEN Q = 10000 ; ELSE Q IF DATAIN = 0 THEN Q = 10111 ; ELSE Q IF DATAIN = 1 THEN Q = 10101 ; ELSE Q IF DATAIN = 0 THEN Q = 11011 ; ELSE Q IF DATAIN = 1 THEN Q = 11101 ; ELSE Q Q=00000 ; END CASE ; END

27、PROCESS COM1 ;END behav;接上頁接上頁 clkRESETDATAINCurrent_stateNext _stateQx1xxST0 xxx01/0ST0ST1/ST010000/0101000/1ST1ST2/ST110111/1010001/0ST2ST3/ST210101/1001100/1ST3ST4/ST311011/0100101/0ST4ST0/ST411101/01101狀態(tài)狀態(tài)轉(zhuǎn)換轉(zhuǎn)換圖圖STX輸出輸出不僅取決于現(xiàn)態(tài)，還與輸入有關(guān)；不僅取決于現(xiàn)態(tài)，還與輸入有關(guān)；Mealy型型對照對照圖圖7-10 例例7-5狀態(tài)機(jī)工作時序圖狀態(tài)機(jī)工作時序圖缺點(diǎn)：缺點(diǎn)：輸出

28、信號輸出信號Q是由組合電路直接產(chǎn)生，故有毛刺。是由組合電路直接產(chǎn)生，故有毛刺。對照對照【例【例7-6】 MEALY2 LIBRARY IEEE; -MEALY FSMUSE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY2 IS PORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY2;ARCHITECTURE behav OF MEALY2 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX

29、 : states ; SIGNAL Q1 : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN COMREG : PROCESS(CLK,RESET) -決定轉(zhuǎn)換狀態(tài)的進(jìn)程決定轉(zhuǎn)換狀態(tài)的進(jìn)程 BEGIN IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX STX IF DATAIN = 1 THEN Q2 := 10000 ; ELSE Q2 := 01

30、010 ; END IF ; 接下頁接下頁接上頁接上頁 WHEN st1 = IF DATAIN = 0 THEN Q2 := 10111 ; ELSE Q2:=10100 ; END IF ; WHEN st2 = IF DATAIN = 1 THEN Q2 := 10101 ; ELSE Q2:=10011 ; END IF ; WHEN st3= IF DATAIN = 0 THEN Q2 := 11011 ; ELSE Q2:=01001 ; END IF ; WHEN st4= IF DATAIN = 1 THEN Q2 := 11101 ; ELSE Q2:=01101 ; END IF ; WHEN OTHERS = Q2:=00000 ; END CASE ; IF CLKEVENT