SRIO設(shè)計(jì)與應(yīng)用

1、SRIO網(wǎng)絡(luò)的設(shè)計(jì)與應(yīng)用主要內(nèi)容nRapidIO概述概述nC6000 DSP的SRIO接口設(shè)計(jì)nSRIO Switch的電路設(shè)計(jì)nSRIO網(wǎng)絡(luò)路由的配置nSRIO接口的使用方法nSRIO電路PCB設(shè)計(jì)與調(diào)試nC6000 DSPS的SRIO軟件設(shè)計(jì)n基于SRIO互聯(lián)的系統(tǒng)實(shí)例1.RapidIO概述n業(yè)界開放標(biāo)準(zhǔn)，點(diǎn)對點(diǎn)嵌入式互聯(lián)技術(shù)；n具有低時(shí)延、寬帶寬、低傳輸開銷、低管腳數(shù)等特點(diǎn) ；n采用硬件進(jìn)行錯誤檢測和恢復(fù)具有很高的可靠性 ；n工作頻率和端口寬度具有可升級性；n采用分層的架構(gòu)，物理層、傳輸層和邏輯層，層與層之間的功能相對獨(dú)立，便于各層靈活擴(kuò)展 。1.RapidIO概述nRapidIO在嵌入

2、式系統(tǒng)中的位置1.RapidIO概述n基于RapidIO互聯(lián)的系統(tǒng)結(jié)構(gòu)1.RapidIO概述nRapidIO協(xié)議的分層結(jié)構(gòu)1.RapidIO概述nRapidIO系統(tǒng)中數(shù)據(jù)包的傳輸流程When To Use RapidIORapidIO On the backplane- Future proof- High throughput- Low deterministic latency- Guaranteed packet delivery- Prioritized trafficRapidIO for fault tolerantSystems- Flexible sparing strateg

3、ies- Continued system operation in the event of single faults- Rapid detection of faults- Flexible response to faultsRapidIO on board as the single, simple interconnect among all boardcomponentsProtect your SW investment- S-RIO logical layer remains the same across different physical layer- RapidIO

4、scales per port- Saves system total powerSerial RapidIO EcosystemTI, Freescale, Altera and LSI have announced S-RIO Gen 2 products other suppliers of S-RIO 1.3 have Gen 2 information available under NDA Axxia Communications ProcessorDSP: several products In TCI64xx familyDSP, PowerQUICC & QorIQ

5、multicoreXLS416 family MulticoreProcessorFPGA: Arria and Stratix FamilyFPGA: Virtex 4/5/6familiesFPGAWireless Baseband ProcessorDSP Oct22xxPowerPC based processors460GTSwitches, Bridges & IPCPS and Tsi FamilyNetwork ProcessorOcteon 2 familyNetwork ProcessorWinPath3RapidIO Enabled EndpointsVendor

6、DeviceS-RIO GenMax S-RIO SpeedDigital Signal ProcessorsTexas InstrumentsTCI6482 (Himalaya)13.125GbpsTexas InstrumentsTCI6487/6488 (Faraday)13.125GbpsTexas InstrumentsTCI645513.125GbpsTexas InstrumentsTCI6484 (Curie)13.125GbpsTexas InstrumentsTMS320C66x (Nyquist)25GbpsFreescaleMSC8144, MSC815625GbpsF

7、reescaleMSC8157/MSC815825GbpsProcessorsFreescaleP4080 QorIQ13.125GbpsFreescaleMPC854313.125GbpsFreescaleMPC854813.125GbpsFreescaleMPC8641/D13.125GbpsFreescaleMPC857213.125GbpsCaviumOcteon II CN66XX, CN63XX25GbpsAMCC / Applied MicroPPC460GT13.125GbpsNetlogic / BroadcomXLS 616/416/40813.125GbpsLSI Log

8、icStarCore SP2704/SP217613.125GbpsMindspeedTranscede 400013.125GbpsWintegraWinpath 313.125GbpsFPGAsXilinxVirtex II, Virtex II Pro, Virtex 4 FX/5LXT, Virtex 5, Virtex 6, Spartan 61/23.125Gbps/6.25GbpsAlteraArria II, Stratix/Stratix II GX, Stratix IV GX, Stratix V GX1/23.125Gbps/5GbpsLatticeLatticeECP

9、3, LatticeECP41/23.125Gbps/6.25Gbps主要內(nèi)容nRapidIO概述nC6000 DSP的的SRIO接口設(shè)計(jì)接口設(shè)計(jì)nSRIO Switch的電路設(shè)計(jì)nSRIO網(wǎng)絡(luò)路由的配置nSRIO接口的使用方法nSRIO電路PCB設(shè)計(jì)與調(diào)試nC6000 DSPS的SRIO軟件設(shè)計(jì)n基于SRIO互聯(lián)的系統(tǒng)實(shí)例2.C6000 DSP的SRIO接口設(shè)計(jì)nC6455 SRIO接口簡介符合RapidIO 互聯(lián)協(xié)議1.2標(biāo)準(zhǔn) ；在邏輯層上支持I/O system和Message passing,不支持Global Shared Memory ；可配置為1個(gè)4X的端口或4個(gè)1X的端口，端口

10、速率1.25Gbps、2.5 Gbps或3.125 Gbps ；能夠響應(yīng)和發(fā)送門鈴方式的中斷 ；支持8bits和16bits兩種大小的器件ID ；2.C6000 DSP的SRIO接口設(shè)計(jì)nC6455 SRIO外設(shè)結(jié)構(gòu)2.C6000 DSP的SRIO接口設(shè)計(jì)nC6455 SRIO管腳與互聯(lián)2.C6000 DSP的SRIO接口設(shè)計(jì)n基于 SRIO互聯(lián)的4 C6455板卡C6455MEMPCI-PCIbridgeRapidIOSwitchFPGAC6455MEMC6455MEMC6455MEMCPCIRapidIOSelf-difined LinksPCIPMCdaughtercardPMCdaug

11、htercardJ1&J2J3J4&J5RapidIOEMIF2.C6000 DSP的SRIO接口設(shè)計(jì)nC6678 SRIO接口簡介符合RapidIO 互聯(lián)協(xié)議2.1.1標(biāo)準(zhǔn) ；在邏輯層上支持I/O system和Message passing,不支持Global Shared Memory ；可配置為1個(gè)4X、4個(gè)1X、2個(gè)2X、1個(gè)2X+2個(gè)1X端口，端口速率1.25Gbps、2.5 Gbps、3.125 Gbps和 5 Gbps ；能夠響應(yīng)和發(fā)送門鈴方式的中斷 ；支持8bits和16bits兩種大小的器件ID ；支持組播ID;2.C6000 DSP的SRIO接口設(shè)計(jì)n基于

12、 SRIO互聯(lián)的5 C6678板卡主要內(nèi)容nRapidIO概述nC6000 DSP的SRIO接口設(shè)計(jì)nSRIO Switch的電路設(shè)計(jì)的電路設(shè)計(jì)nSRIO網(wǎng)絡(luò)的配置nSRIO接口的使用方法nSRIO電路PCB設(shè)計(jì)與調(diào)試nC6000 DSP的SRIO軟件設(shè)計(jì)n基于SRIO互聯(lián)的系統(tǒng)實(shí)例3.SRIO Switch電路設(shè)計(jì)nTundra Tsi568 Switch芯片3.SRIO Switch電路設(shè)計(jì)n面向DSP Farm應(yīng)用3.SRIO Switch電路設(shè)計(jì)n主要電路設(shè)計(jì)JTAG電路I2C電路工作模式選擇端口開關(guān)控制主要內(nèi)容nRapidIO概述nC6000 DSP的SRIO接口設(shè)計(jì)nSRIO Sw

13、itch的電路設(shè)計(jì)nSRIO網(wǎng)絡(luò)的配置網(wǎng)絡(luò)的配置nSRIO接口的使用方法nSRIO電路PCB設(shè)計(jì)與調(diào)試nC6000 DSP的SRIO軟件設(shè)計(jì)n基于SRIO互聯(lián)的系統(tǒng)實(shí)例4.SRIO網(wǎng)絡(luò)的配置n交換機(jī)與節(jié)點(diǎn)的區(qū)別 交換機(jī)： 路由表；存儲與轉(zhuǎn)發(fā)；沒有ID，Hopcnt； 節(jié)點(diǎn)： 數(shù)據(jù)包與維護(hù)包收發(fā)；有ID；n節(jié)點(diǎn)ID的配置 唯一性；自行分配或者Host分配； 源ID與目的ID；大ID和小ID4.SRIO網(wǎng)絡(luò)的配置nC6455 SRIO的初始化4.SRIO網(wǎng)絡(luò)的配置nSwitch路由表的配置 1）JTAG配置； 2）EEPROM配置； 3）Host維護(hù)配置。5.SRIO接口的使用方法主要內(nèi)容nRap

14、idIO概述nC6000 DSP的SRIO接口設(shè)計(jì)nSRIO Switch的電路設(shè)計(jì)nSRIO網(wǎng)絡(luò)的配置nSRIO接口的使用方法nSRIO電路電路PCB設(shè)計(jì)與調(diào)試設(shè)計(jì)與調(diào)試nC6000 DSP的SRIO軟件設(shè)計(jì)n基于SRIO互聯(lián)的系統(tǒng)實(shí)例6.SRIO電路PCB設(shè)計(jì)與調(diào)試n設(shè)計(jì)高速串行電路的相關(guān)基本知識；n高速串行電路的設(shè)計(jì)流程；n高速串行電路PCB設(shè)計(jì)注意事項(xiàng)；nSRIO的調(diào)試方法；nSRIO調(diào)試可能出現(xiàn)的問題及解決n其它6.1設(shè)計(jì)高速串行電路的相關(guān)基本知識1）.SRIO信號特性：a.頻率高：1.25Gbps, 2.5Gbps,3.125Gbps. b.信號翻轉(zhuǎn)快：8b/10b編碼的目的是通過

15、足夠的翻轉(zhuǎn)來提取時(shí)鐘；c.利用模擬的SERDES驅(qū)動低擺幅的CML緩沖器，在特性上類似于模擬和射頻信號；CML（Current Mode Logic）n與LVDS，ECL同為高速信號傳輸電平標(biāo)準(zhǔn)；nCML: CML電平是所有高速數(shù)據(jù)接口中最簡單的一種。其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作。nVPP一般為800mV，可以通過芯片內(nèi)部寄存器設(shè)置，SRIO物理層規(guī)范規(guī)定Short Run情況下為500，1000mVpp，Long Run情況下為n800，1600mVpp，nCML之間的連接分兩種情況：當(dāng)收發(fā)兩端的器件使用相同的電源電壓時(shí)（收端和發(fā)端具有相同的共模電壓），CML到

16、CML可以采用直流耦合方式，信號線上可以不加任何耦合器件；當(dāng)收發(fā)兩端器件采用不同電源電壓時(shí)，必須使用交流耦合， 中間加隔直電容。一般為0.1u或0.01uf 0402封裝或者更小封裝的陶瓷電容。 以C6455和Tsi568為例。C6455 SRIO供電為1.25V,Tsi568 SRIO供電為1.2, 1.5V,它們之間互聯(lián)就應(yīng)該加隔直電容；C6455之間互聯(lián)可以不加隔直電容。6.1高速電路設(shè)計(jì)流程1）制定設(shè)計(jì)目標(biāo)： 計(jì)算能力、互聯(lián)帶寬、接口形式、拓?fù)浣Y(jié)構(gòu)、板型、功耗等等；2）芯片選型和實(shí)施方案： 確定主要器件型號，圍繞設(shè)計(jì)目標(biāo)制定實(shí)施方案，越詳細(xì)越好；最好是根據(jù)實(shí)施方案就能夠畫出原理圖；3）

17、充分挖掘芯片的詳細(xì)資料和調(diào)試工具 EVM板的原理圖、PCB及器件選型，如Spectrum C6455 EVM板的資料就非常全面；Tsi568A這方面的資料也很全面。 芯片的勘誤表等；勘誤表有效的避免設(shè)計(jì)失誤。如C6455 關(guān)于PCI Reset，Warm Reset和Power on Reset的勘誤。 在調(diào)試工具上，Tsi568的主機(jī)調(diào)試軟件就很好用。 4）原理圖設(shè)計(jì)（細(xì)節(jié)決定成?。。?充分參考EVM的設(shè)計(jì)（能抄的就抄）；有效避免芯片的勘誤；去藕電容的數(shù)量、容值和封裝等嚴(yán)格按照芯片手冊設(shè)計(jì)；檢查交流耦合電容、LVDS端接、LVPECL端接、Open-drain的上下拉電阻、電源的慮波等細(xì)節(jié)。

18、畫完之后除了自己檢查最好還有其他人Review。5）PCB設(shè)計(jì)a.建立封裝；（每一個(gè)工程都應(yīng)有獨(dú)立的PCB庫） b.繪制板框；設(shè)置禁布區(qū)； c.合理布局主要器件并估計(jì)走線層數(shù)； d.綜合各芯片對電源 /地的要求確定平面層數(shù)；e.按照SI的原則考慮疊層，優(yōu)先保證高速串行電路的SI；f.確定好每層的走線，電源地平面的劃分，形成文檔；g. 設(shè)計(jì)單端走線線寬、差分線的線寬和間距、過孔的參數(shù)；（差分線線寬和間距設(shè)置的考慮因素）h. 把疊層、各層單端線寬、差分線寬和間距、阻抗控制要求、板厚要求及其他要求發(fā)送給制板商，要求他們評估可行性，按照他們的反饋?zhàn)髡{(diào)整，達(dá)到滿足己方的設(shè)計(jì)目標(biāo)并且制板商也能制造的目的。

19、（這個(gè)過程很重要）l.前仿真，確定端接形式、阻值大小等m.開始小器件的布局，包括電容、電阻；（注意端接電阻、交流耦合電容、去藕電容的位置）n.設(shè)置Design Rules，包括各種間距；o.開始PCB Layout，走線并劃分電源地平面；p.連接性和設(shè)計(jì)規(guī)則檢查；q.后仿真，局部調(diào)整；r. 出Gerber文件；s. 用CAM350檢查Gerber文件；t.投板（ Gerber文件+制板要求）；幾點(diǎn)說明：1). 阻抗控制不需要自己根據(jù)制板商提供的資料在hyperLynx里設(shè)置和調(diào)整，不同制板商的工藝不盡相同，只有他們最了解自己的工藝，所以對于客戶只需跟制板商提需求，然后根據(jù)制板商的反饋設(shè)計(jì)板卡；

20、2).SRIO和GbE的仿真， 一般的研發(fā)者不具備條件。C6455的IBIS模型里沒有SRIO管腳的仿真模型，Tsi568的IBIS是模型不是Tundra提供的，而是由第三方公司建立的，一般客戶很難得到。HyperLynx在超高速信號的仿真上準(zhǔn)確性受到質(zhì)疑。3).芯片廠商的器件手冊提供了完整的SRIO 信號在PCB Layout指導(dǎo)，結(jié)合設(shè)計(jì)者在SI方面的知識完全可以在不仿真的情況得到較好的效果。4.高速串行電路PCB設(shè)計(jì)注意事項(xiàng)1）.從TI 推薦的C6455板卡最小疊層看SRIO走線層的分布SRIO信號走在頂層和底層，其他慢速信號走在內(nèi)層。原因有二：1.表層的微帶線有利于高速信號的傳輸，并且

21、抗干擾性較好；2.緊挨著完整的地平面作為參考平面，有利于信號的回流和屏蔽；2).SRIO的差分阻抗必須保持在100歐；3).TI C6455的封裝可以直接從網(wǎng)站下載;4).過孔對阻抗和SI有影響（如何設(shè)計(jì)合理的孔的大小和銅環(huán)的厚度可以參考文獻(xiàn)：Tsi568A Serial RapidIO Multi-Port Switch Layout Guidelines），TI推介了8-18的過孔；5). TI推薦AC耦合電容為容值為0.1uf，封裝0402或者更小封裝電容，AC耦合電容放置越靠近接收端越好。而Tsi568推薦0.01uf。實(shí)際調(diào)試中兩種容值都用過，很難區(qū)分哪一個(gè)更好；最好的辦法是C645

22、5 用0.1uf,Tsi568用0.01uf；6). TI 在說明SRIO信號走線的時(shí)候，把信號線分為三段：接收端，發(fā)送端和中間聯(lián)線；（接收端：接收焊盤到耦合電容；發(fā)送端：發(fā)送焊盤到BGA區(qū)域之外）；它希望發(fā)送端和接收端的走線能夠直接拷貝它的；接收端，BGA焊盤到電容焊盤直接的走線必須在TOP層（即沒有過孔），電容的另一端可以存在過孔；走線的寬度和間距設(shè)置原則為保持差分阻抗100歐姆；發(fā)送端的出線采用屏蔽效果較好的內(nèi)層； 從實(shí)際情況看也是有效的。7).中間連線的走線與相關(guān)器件的位置有關(guān)，但是必須遵守以下原則：n差分對內(nèi)兩根線的長度差在保持在50mils之內(nèi)；（最好能夠控制完全等長；1.長度差異

23、比間距變化更能影響信號質(zhì)量；2.特別是板間互聯(lián)的時(shí)候會加劇長度的差異，造成信號質(zhì)量的進(jìn)一步惡化）n沒有分叉；n不要長于12inches；（不同的器件會有不同的要求，一般Switch芯片驅(qū)動能力更強(qiáng)，信號質(zhì)量更好）n保持100歐的差分阻抗；n不要有多于兩套的過孔（發(fā)送端的過孔除外）n與其它信號線保持2倍差分間距以上的距離；（Tsi568推薦的是5倍）n只在板內(nèi)連接，不能用電纜或者連接器；（這一條基本無效，TI DSK上的SRIO通路就是兩塊子板通過AMC連接器連接；另外做過試驗(yàn)將TMS320C6455與TSI568通過cPCI機(jī)箱二次底板互聯(lián)在3.125Gbps的速率下仍能保持較好的通信質(zhì)量；但

24、是另外一個(gè)試驗(yàn)室的FPGA VII-PRO與TSI568通信，在2.5Gbps的情況下連接不穩(wěn)定；所以跟具體器件的信號質(zhì)量有很大的關(guān)系）8).時(shí)鐘設(shè)計(jì) 時(shí)鐘設(shè)計(jì)在高速串行電路設(shè)計(jì)中尤為重要。時(shí)鐘的穩(wěn)定性決定了高速串行電路的穩(wěn)定性。Jitter如下所示：C6455的對SRIO時(shí)鐘的要求：Tsi568對時(shí)鐘的要求： S_CLK_1: 312.5MHz S_CLK_2: 250MHz時(shí)鐘的支持的電平標(biāo)注：LVDS LVPECL高頻時(shí)鐘的產(chǎn)生：1.直接使用高精度的差分晶振；2.高穩(wěn)定性的晶體+高性能的時(shí)鐘合成器件；9).DSP和Switch使用同一個(gè)復(fù)位；10).PHY芯片是數(shù)?；旌闲酒琍HY芯片的

25、資料會對器件布局、電源/地平面處理作出要求，PHY芯片的模擬端為四對差分線，一般要求在PHY芯片管腳處有上拉和去藕，并且差分阻抗保持為100歐姆6.5 SRIO 調(diào)試方法1).正確配置DSP和Switch SRIO的工作模式； 如都工作在4 Lanes ，1.25Gbps（注：DSP的配置程序在其SRIO的文檔中有詳細(xì)的介紹，拷貝之后根據(jù)實(shí)際情況稍作改動就可使用；Switch的配置可以通過配置引腳）2).如何判斷SRIO物理層的連接已經(jīng)建立；查詢SPn_ERR_STAT的PORT_OK位；或者查詢Switch中相應(yīng)的寄存器；3).訪問Switch中的寄存器兩條途徑： a. DSP作為Host發(fā)

26、起對Switch的配置訪問；b.通過JTAG訪問；Tundra公司提供了主機(jī)軟件，可以通過并口訪問Switch，但是需要制作/購買一條下載線；4).如何通過Switch進(jìn)行數(shù)據(jù)包的傳輸；路由表的配置；5).路由表配置的三條途徑：a.DSP作為Host的動態(tài)配置；b.主機(jī)軟件通過下載線實(shí)時(shí)配置；c.將路由表信息存在EEPROM中，上電后自動加載；6.6 SRIO調(diào)試中可能的問題及解決1.物理層上建立連接 a.確認(rèn)DSP和Switch物理層配置是否正確； b.用高采樣率的示波器觀察波形和眼圖；（泰克） c.如果DSP與Switch之間的SRIO信號線很長，可以考慮調(diào)整它們驅(qū)動信號的幅度；c.采用芯

27、片提供的傳輸預(yù)加重和接收均衡功能傳輸預(yù)加重：傳輸預(yù)加重：將高頻加入傳輸信號，以解決信號衰減及端點(diǎn) 間相移的問題接收均衡：接收均衡：運(yùn)用增強(qiáng)器傳輸功能，補(bǔ)償因電路板及背板引起的高頻傳輸損耗及相移主要內(nèi)容nRapidIO概述nC6000 DSP的SRIO接口設(shè)計(jì)nSRIO Switch的電路設(shè)計(jì)nSRIO網(wǎng)絡(luò)的配置nSRIO接口的使用方法nSRIO電路PCB設(shè)計(jì)與調(diào)試nC6000 DSP的的SRIO軟件設(shè)計(jì)軟件設(shè)計(jì)n基于SRIO互聯(lián)的系統(tǒng)實(shí)例C6455的的SRIO軟件開發(fā)軟件開發(fā)nSRIO模塊的初始化nDirectIO模式下的數(shù)據(jù)傳輸nDoorbell中斷的實(shí)現(xiàn)7.1SRIO模塊的初始化nC645

28、5 SRIO模塊框圖7.1SRIO模塊的初始化nC6455 SRIO初始化過程使能相關(guān)模塊n全局使能nPort03使能nLSU,MAU;TXU,RXU使能SERDES的配置nPLL配置：配置link速率nReceiver配置：EQ, INVPAIR, RATEnTransmit配置: DE, SWING, INVPAIR, RATE7.1SRIO模塊的初始化nC6455 SRIO 初始化過程Source ID的配置nRIO_DEVICEID_REG1nRIO_DEVICEID_REG2nRIO_BASE_ID操作能力的配置n源操作能力：RIO_SRC_OPn目的操作能力：RIO_DEST_OP

29、使能IOnRIO_SPn_CTL7.1SRIO模塊的初始化nC6455 SRIO 初始化過程等待底層連接建立nRIO_SP0_ERR_STAT：Port ok！使能邏輯層數(shù)據(jù)流7.1SRIO模塊的初始化nC6678 SRIO 初始化過程與C6455的不同只能選擇Core0進(jìn)行SRIO初始化需要對PSC進(jìn)行配置，以使能SRIO Power Domain和時(shí)鐘對TX、RX和PLL的設(shè)置之前需要通過KICK寄存器進(jìn)行解鎖，配置完后需要鎖定；7.2C6455 DirectIO數(shù)據(jù)傳輸nLoad/Store 數(shù)據(jù)傳輸框圖數(shù)據(jù)傳輸框圖7.2 C6455 DirectIO數(shù)據(jù)傳輸nLoad/Store 模塊的數(shù)據(jù)流模塊的數(shù)據(jù)流7.2 C