微機原理與接口技術習題答案5章

1、精選優(yōu)質文檔-傾情為你奉上第5章 總線及其形成1. 微處理器的外部結構表現(xiàn)為 數(shù)量有限的輸入輸出引腳 ，它們構成了微處理器級總線。2. 微處理器級總線經(jīng)過形成電路之后形成了 系統(tǒng)級總線 。3. 簡述總線的定義及在計算機系統(tǒng)中采用標準化總線的優(yōu)點。答：總線是計算機系統(tǒng)中模塊（或子系統(tǒng)）之間傳輸數(shù)據(jù)、地址和控制信號的公共通道，它是一組公用導線，是計算機系統(tǒng)的重要組成部分。采用標準化總線的優(yōu)點是：1) 簡化軟、硬件設計。2) 簡化系統(tǒng)結構。3) 易于系統(tǒng)擴展。4) 便于系統(tǒng)更新。5) 便于調試和維修。4. 在微型計算機應用系統(tǒng)中，按功能層次可以把總線分成哪幾類。答：在微型計算機應用系統(tǒng)中，按功能層次

2、可以把總線分成：片內(nèi)總線、元件級總線、系統(tǒng)總線和通信總線。5. 簡述RESET信號的有效形式和系統(tǒng)復位后的啟動地址。答：RESET為系統(tǒng)復位信號，高電平有效，其有效信號至少要保持四個時鐘周期，且復位信號上升沿要與CLK下降沿同步。系統(tǒng)復位后的啟動地址為0FFFF0H。即：（CS）=0FFFFH，（IP）=0000H。6. 8086 CPU的信號在訪問存儲器時為 高 電平，訪問I/O端口時為 低 電平。7. 在8086系統(tǒng)總線結構中，為什么要有地址鎖存器？答：8086CPU有20條地址線和16條數(shù)據(jù)線，為了減少引腳，采用了分時復用，共占了20條引腳。這20條引腳在總線周期的T1狀態(tài)輸出地址。為了

3、使地址信息在總線周期的其他T狀態(tài)仍保持有效，總線控制邏輯必須有一個地址鎖存器，把T1狀態(tài)輸出的20位地址信息進行鎖存。8. 根據(jù)傳送信息的種類不同，系統(tǒng)總線分為 數(shù)據(jù)總線 、 地址總線 和 控制總線 。9. 三態(tài)邏輯電路輸出信號的三個狀態(tài)是 高電平 、 低電平 和 高阻態(tài) 。10. 在8086的基本讀總線周期中，在狀態(tài)開始輸出有效的ALE信號；在狀態(tài)開始輸出低電平的信號，相應的為_低_電平，為_低_電平；引腳AD15 AD0上在狀態(tài)期間給出地址信息，在狀態(tài)完成數(shù)據(jù)的讀入。11. 利用常用芯片74LS373構成8086系統(tǒng)的地址總線， 74LS245作為總線收發(fā)器構成數(shù)據(jù)總線，畫出8086最小方

4、式系統(tǒng)總線形成電路。答：8086最小方式系統(tǒng)總線形成電路如圖5.1所示。圖5.1 8086最小方式系統(tǒng)總線形成電路12. 微機中的控制總線提供 H 。A. 數(shù)據(jù)信號流；B. 存儲器和I/O設備的地址碼；C. 所有存儲器和I/O設備的時序信號；D. 所有存儲器和I/O設備的控制信號；E. 來自存儲器和I/O設備的響應信號；F. 上述各項；G. 上述C，D兩項；H. 上述C，D和E三項。13. 微機中讀寫控制信號的作用是 E 。A 決定數(shù)據(jù)總線上數(shù)據(jù)流的方向；B 控制存儲器操作讀/寫的類型；C 控制流入、流出存儲器信息的方向；D 控制流入、流出I/O端口信息的方向；E 以上所有。14. 8086

5、CPU工作在最大方式，引腳應接_地_。15. RESET信號在至少保持4個時鐘周期的 高 電平時才有效，該信號結束后，CPU內(nèi)部的CS為 0FFFFH ，IP為 0000H ，程序從 0FFFF0H 地址開始執(zhí)行。16. 在構成8086最小系統(tǒng)總線時，地址鎖存器74LS373的選通信號G應接CPU的 ALE 信號，輸出允許端應接 地 ；數(shù)據(jù)收發(fā)器74LS245的方向控制端DIR應接 信號，輸出允許端應接信號。17. 8086 CPU在讀寫一個字節(jié)時，只需要使用16條數(shù)據(jù)線中的8條，在 一 個總線周期內(nèi)完成；在讀寫一個字時，自然要用到16條數(shù)據(jù)線，當字的存儲對準時，可在 一 個總線周期內(nèi)完成；當

6、字的存儲為未對準時，則要在 兩 個總線周期內(nèi)完成。18. CPU在 狀態(tài)開始檢查READY信號，_高_電平時有效，說明存儲器或I/O端口準備就緒，下一個時鐘周期可進行數(shù)據(jù)的讀寫；否則，CPU可自動插入一個或幾個 等待周期（TW ） ，以延長總線周期，從而保證快速的CPU與慢速的存儲器或I/O端口之間協(xié)調地進行數(shù)據(jù)傳送。19. 8086最大系統(tǒng)的系統(tǒng)總線結構較最小系統(tǒng)的系統(tǒng)總線結構多一個芯片 8288總線控制器_。20. 微機在執(zhí)行指令 MOV DI，AL時，將送出的有效信號有 B C 。ARESET B.高電平的信號 C. D.21. 設指令MOV AX，DATA 已被取到CPU的指令隊列中準

7、備執(zhí)行，并假定DATA為偶地址，試畫出下列情況該指令執(zhí)行的總線時序圖:（1）沒有等待的8086最小方式;（2）有一個等待周期的8086最小方式。答：（1）沒有等待的8086最小方式時序如圖5.2所示。圖5.2 沒有等待的8086最小方式時序（2）有一個等待周期的8086最小方式時序圖如圖5.3所示。圖5.3有一個等待周期的8086最小方式時序圖22. 上題中如果指令分別為：（1） MOV DATA+1，AX（2） MOV DATA+1，AL（3） OUT DX，AX （DX的內(nèi)容為偶數(shù) ）（4） IN AL，0F5H重做上題（1）。答：（1）因為DATA為偶地址，則DATA+1為奇地址。故要完成本條指令，需要兩個總線周期。時序圖如圖5.4所示。圖5.4 執(zhí)行MOV DATA+1，AX指令的時序參考圖（2） DATA+1雖然為奇地址，但是AL為八位存儲器，故本條指令需用一個總線周期，時序圖如圖5.5所示。圖5.5 執(zhí)行MOV DATA+1，AL指令的時序參考圖（3） 執(zhí)行OUT DX，AX（DX的內(nèi)容為偶數(shù) ）指令的時序圖如圖5.6所示。圖5.6 執(zhí)行OUT DX，AX指令的時序參考圖（4） 執(zhí)行IN AL，0F5H指令的時序圖如圖5.7所示。圖5.7 執(zhí)行IN AL，0F5H指令的時序參考圖23 8086最小方式下，讀總線周期和寫總線周期相同之處是：在 狀態(tài)開