微機(jī)原理與接口技術(shù)習(xí)題答案5章

1、精選優(yōu)質(zhì)文檔-傾情為你奉上第5章 總線及其形成1. 微處理器的外部結(jié)構(gòu)表現(xiàn)為 數(shù)量有限的輸入輸出引腳 ，它們構(gòu)成了微處理器級(jí)總線。2. 微處理器級(jí)總線經(jīng)過(guò)形成電路之后形成了 系統(tǒng)級(jí)總線 。3. 簡(jiǎn)述總線的定義及在計(jì)算機(jī)系統(tǒng)中采用標(biāo)準(zhǔn)化總線的優(yōu)點(diǎn)。答：總線是計(jì)算機(jī)系統(tǒng)中模塊（或子系統(tǒng)）之間傳輸數(shù)據(jù)、地址和控制信號(hào)的公共通道，它是一組公用導(dǎo)線，是計(jì)算機(jī)系統(tǒng)的重要組成部分。采用標(biāo)準(zhǔn)化總線的優(yōu)點(diǎn)是：1) 簡(jiǎn)化軟、硬件設(shè)計(jì)。2) 簡(jiǎn)化系統(tǒng)結(jié)構(gòu)。3) 易于系統(tǒng)擴(kuò)展。4) 便于系統(tǒng)更新。5) 便于調(diào)試和維修。4. 在微型計(jì)算機(jī)應(yīng)用系統(tǒng)中，按功能層次可以把總線分成哪幾類。答：在微型計(jì)算機(jī)應(yīng)用系統(tǒng)中，按功能層次

2、可以把總線分成：片內(nèi)總線、元件級(jí)總線、系統(tǒng)總線和通信總線。5. 簡(jiǎn)述RESET信號(hào)的有效形式和系統(tǒng)復(fù)位后的啟動(dòng)地址。答：RESET為系統(tǒng)復(fù)位信號(hào)，高電平有效，其有效信號(hào)至少要保持四個(gè)時(shí)鐘周期，且復(fù)位信號(hào)上升沿要與CLK下降沿同步。系統(tǒng)復(fù)位后的啟動(dòng)地址為0FFFF0H。即：（CS）=0FFFFH，（IP）=0000H。6. 8086 CPU的信號(hào)在訪問(wèn)存儲(chǔ)器時(shí)為 高 電平，訪問(wèn)I/O端口時(shí)為 低 電平。7. 在8086系統(tǒng)總線結(jié)構(gòu)中，為什么要有地址鎖存器？答：8086CPU有20條地址線和16條數(shù)據(jù)線，為了減少引腳，采用了分時(shí)復(fù)用，共占了20條引腳。這20條引腳在總線周期的T1狀態(tài)輸出地址。為了

3、使地址信息在總線周期的其他T狀態(tài)仍保持有效，總線控制邏輯必須有一個(gè)地址鎖存器，把T1狀態(tài)輸出的20位地址信息進(jìn)行鎖存。8. 根據(jù)傳送信息的種類不同，系統(tǒng)總線分為 數(shù)據(jù)總線 、 地址總線 和 控制總線 。9. 三態(tài)邏輯電路輸出信號(hào)的三個(gè)狀態(tài)是 高電平 、 低電平 和 高阻態(tài) 。10. 在8086的基本讀總線周期中，在狀態(tài)開始輸出有效的ALE信號(hào)；在狀態(tài)開始輸出低電平的信號(hào)，相應(yīng)的為_低_電平，為_低_電平；引腳AD15 AD0上在狀態(tài)期間給出地址信息，在狀態(tài)完成數(shù)據(jù)的讀入。11. 利用常用芯片74LS373構(gòu)成8086系統(tǒng)的地址總線， 74LS245作為總線收發(fā)器構(gòu)成數(shù)據(jù)總線，畫出8086最小方

4、式系統(tǒng)總線形成電路。答：8086最小方式系統(tǒng)總線形成電路如圖5.1所示。圖5.1 8086最小方式系統(tǒng)總線形成電路12. 微機(jī)中的控制總線提供 H 。A. 數(shù)據(jù)信號(hào)流；B. 存儲(chǔ)器和I/O設(shè)備的地址碼；C. 所有存儲(chǔ)器和I/O設(shè)備的時(shí)序信號(hào)；D. 所有存儲(chǔ)器和I/O設(shè)備的控制信號(hào)；E. 來(lái)自存儲(chǔ)器和I/O設(shè)備的響應(yīng)信號(hào)；F. 上述各項(xiàng)；G. 上述C，D兩項(xiàng)；H. 上述C，D和E三項(xiàng)。13. 微機(jī)中讀寫控制信號(hào)的作用是 E 。A 決定數(shù)據(jù)總線上數(shù)據(jù)流的方向；B 控制存儲(chǔ)器操作讀/寫的類型；C 控制流入、流出存儲(chǔ)器信息的方向；D 控制流入、流出I/O端口信息的方向；E 以上所有。14. 8086

5、CPU工作在最大方式，引腳應(yīng)接_地_。15. RESET信號(hào)在至少保持4個(gè)時(shí)鐘周期的 高 電平時(shí)才有效，該信號(hào)結(jié)束后，CPU內(nèi)部的CS為 0FFFFH ，IP為 0000H ，程序從 0FFFF0H 地址開始執(zhí)行。16. 在構(gòu)成8086最小系統(tǒng)總線時(shí)，地址鎖存器74LS373的選通信號(hào)G應(yīng)接CPU的 ALE 信號(hào)，輸出允許端應(yīng)接 地 ；數(shù)據(jù)收發(fā)器74LS245的方向控制端DIR應(yīng)接 信號(hào)，輸出允許端應(yīng)接信號(hào)。17. 8086 CPU在讀寫一個(gè)字節(jié)時(shí)，只需要使用16條數(shù)據(jù)線中的8條，在 一 個(gè)總線周期內(nèi)完成；在讀寫一個(gè)字時(shí)，自然要用到16條數(shù)據(jù)線，當(dāng)字的存儲(chǔ)對(duì)準(zhǔn)時(shí)，可在 一 個(gè)總線周期內(nèi)完成；當(dāng)

6、字的存儲(chǔ)為未對(duì)準(zhǔn)時(shí)，則要在 兩 個(gè)總線周期內(nèi)完成。18. CPU在 狀態(tài)開始檢查READY信號(hào)，_高_(dá)電平時(shí)有效，說(shuō)明存儲(chǔ)器或I/O端口準(zhǔn)備就緒，下一個(gè)時(shí)鐘周期可進(jìn)行數(shù)據(jù)的讀寫；否則，CPU可自動(dòng)插入一個(gè)或幾個(gè) 等待周期（TW ） ，以延長(zhǎng)總線周期，從而保證快速的CPU與慢速的存儲(chǔ)器或I/O端口之間協(xié)調(diào)地進(jìn)行數(shù)據(jù)傳送。19. 8086最大系統(tǒng)的系統(tǒng)總線結(jié)構(gòu)較最小系統(tǒng)的系統(tǒng)總線結(jié)構(gòu)多一個(gè)芯片 8288總線控制器_。20. 微機(jī)在執(zhí)行指令 MOV DI，AL時(shí)，將送出的有效信號(hào)有 B C 。ARESET B.高電平的信號(hào) C. D.21. 設(shè)指令MOV AX，DATA 已被取到CPU的指令隊(duì)列中準(zhǔn)

7、備執(zhí)行，并假定DATA為偶地址，試畫出下列情況該指令執(zhí)行的總線時(shí)序圖:（1）沒有等待的8086最小方式;（2）有一個(gè)等待周期的8086最小方式。答：（1）沒有等待的8086最小方式時(shí)序如圖5.2所示。圖5.2 沒有等待的8086最小方式時(shí)序（2）有一個(gè)等待周期的8086最小方式時(shí)序圖如圖5.3所示。圖5.3有一個(gè)等待周期的8086最小方式時(shí)序圖22. 上題中如果指令分別為：（1） MOV DATA+1，AX（2） MOV DATA+1，AL（3） OUT DX，AX （DX的內(nèi)容為偶數(shù) ）（4） IN AL，0F5H重做上題（1）。答：（1）因?yàn)镈ATA為偶地址，則DATA+1為奇地址。故要完成本條指令，需要兩個(gè)總線周期。時(shí)序圖如圖5.4所示。圖5.4 執(zhí)行MOV DATA+1，AX指令的時(shí)序參考圖（2） DATA+1雖然為奇地址，但是AL為八位存儲(chǔ)器，故本條指令需用一個(gè)總線周期，時(shí)序圖如圖5.5所示。圖5.5 執(zhí)行MOV DATA+1，AL指令的時(shí)序參考圖（3） 執(zhí)行OUT DX，AX（DX的內(nèi)容為偶數(shù) ）指令的時(shí)序圖如圖5.6所示。圖5.6 執(zhí)行OUT DX，AX指令的時(shí)序參考圖（4） 執(zhí)行IN AL，0F5H指令的時(shí)序圖如圖5.7所示。圖5.7 執(zhí)行IN AL，0F5H指令的時(shí)序參考圖23 8086最小方式下，讀總線周期和寫總線周期相同之處是：在 狀態(tài)開