器件的在線監(jiān)測(cè)數(shù)據(jù)采集系統(tǒng)的研制_圖文

1、 3可編程邏輯器件在在線監(jiān)測(cè)數(shù)據(jù)采集系統(tǒng)中的慮用3可編程邏輯器件在在線監(jiān)測(cè)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用現(xiàn)場(chǎng)可編程門陣列(FPGA和復(fù)雜可編程邏輯器件(CPLD都是80年代中期出現(xiàn)的可編程邏輯器件,它們結(jié)合了PLD的可編程性和ivIPGA的通用連線結(jié)構(gòu),使得可編程器件具有較高的邏輯密度?，F(xiàn)在的電子行業(yè)競(jìng)爭(zhēng)異常激烈,在最短時(shí)間內(nèi)以較低開發(fā)成本推出新產(chǎn)品,迅速進(jìn)入市場(chǎng)是至關(guān)重要的。FPGA/CPLD的出現(xiàn),就非常適合這種需要。和存儲(chǔ)器一樣,FPGA/CPLD由于內(nèi)部結(jié)構(gòu)的陣列化,其發(fā)展緊隨工藝水平的發(fā)展,非常迅速。1996年,其市場(chǎng)已經(jīng)增長(zhǎng)到十幾億美元27;同時(shí),在國(guó)際學(xué)術(shù)界也興起了研究熱潮,進(jìn)一步推動(dòng)了F

2、PGA/CPLD的迅猛發(fā)展。Altera公司于80年代中期將EPROM和更大規(guī)模的PLD相結(jié)合,構(gòu)成了它稱之為EPLD(ErasablePLD的CPLD產(chǎn)品。圖3,1【27示意了Altera的CPLD產(chǎn)品MAX9000的結(jié)構(gòu),由與平面和一組宏單元組成邏輯陣列塊,通過行列長(zhǎng)線實(shí)現(xiàn)互連。FPGA首先由Xilinx公司于1984年提出,其目標(biāo)是將LSI/VLSI門陣列技術(shù)的高邏輯密度和通用性與用戶現(xiàn)場(chǎng)可編程器件的設(shè)計(jì)靈活、上市快捷及產(chǎn)品的有效性結(jié)合起來。除了Xilinx公司基于查詢表(Look-upTable,u仃的FPGA結(jié)構(gòu)以外,還有基于多路選擇器(Mulfiplexer,MUX和基于組合門(如

3、NAND2等多種形式的FPGA。一種經(jīng)典的對(duì)稱FPGA結(jié)構(gòu)示意圖見圖3.227,邏輯模塊A、B、c按二維陣列放置,通過連通模塊和開關(guān)模塊實(shí)現(xiàn)線段互連。圖3.I CPLD產(chǎn)品MAX9000結(jié)構(gòu)圖Figure3,1Structuremap ofCPLD圖3.2對(duì)稱式經(jīng)典FPGA Figure32Classic symmetrical FPGACPLD的字面意義就是復(fù)雜PLD,而PLD的特征就是與或陣列;長(zhǎng)線結(jié)構(gòu)在最初的CPLD產(chǎn)品中是廣泛采用的,但是FPGA新產(chǎn)品中采用層次式互連也提供了大量的長(zhǎng)線,所以并不能認(rèn)為長(zhǎng)線互連是CPLD專有的,這一點(diǎn)將在連線資源部分作 進(jìn)一步的討論。這也是我們將圖3.1

4、的結(jié)構(gòu)稱為經(jīng)典FPGA結(jié)構(gòu)的原因。另外,從 小的面積和速度,但是也限制了設(shè)計(jì)者本身的創(chuàng)意,不可根據(jù)設(shè)計(jì)者的設(shè)計(jì)定制。與之相反的是,FLEX10K系列是可編程的,設(shè)計(jì)者可以全面控制嵌入的mega功能和一般邏輯,大大方便了調(diào)試時(shí)反復(fù)更改設(shè)計(jì)的需要。FLEX10K系列芯片內(nèi)部包含一個(gè)嵌入式陣列和一個(gè)邏輯陣列。其內(nèi)部結(jié)構(gòu)圖見圖3.6所示。嵌入式陣列用于實(shí)現(xiàn)多種數(shù)據(jù)存儲(chǔ)或復(fù)雜的邏輯函數(shù)例如DSP(數(shù)字信號(hào)處理,微處理器,寬帶數(shù)據(jù)處理和數(shù)據(jù)傳輸功能等。芯片中的另一部分邏輯陣列模塊用于實(shí)現(xiàn)與普通門陣列組合相同的邏輯功能,例如計(jì)數(shù)器,加法器,狀態(tài)機(jī)和乘法器等。這種嵌入式陣列和邏輯陣列的組合為設(shè)計(jì)者提供了高密度

5、高性能的嵌入式門陣列,使將整個(gè)系統(tǒng)集成于一個(gè)芯片成為可能。 圖3.6Altem公司FLEXl0K系列產(chǎn)品的內(nèi)部結(jié)構(gòu)Figure3.6Internal structure ofAltcra FLEXIOK series productionFLEX10K系列芯片在系統(tǒng)上電時(shí)被配置,接收來自系統(tǒng)控制端或者Altera公司專用的串行配置設(shè)備。Altera公司提供了EPCI,EPC2,EPCI6和EPCI441串行配置設(shè)備,可通過一根串行數(shù)據(jù)線對(duì)FLEX10K芯片進(jìn)行配置。配置數(shù)據(jù)也可以通過外部RAM或者Altera公司的BitBlaste串行電纜或者ByteBlasterMV并行電纜下載到芯片上。F

6、LEX10K系列芯片在配置以后還可以重新配置,只要重新設(shè)置設(shè)備以接收新數(shù)據(jù)就可以了。由于二次配置只需要320ms,該芯片可在系統(tǒng)運(yùn)行中支持實(shí)時(shí)數(shù)據(jù)更新。FLEX10K系列芯片內(nèi)部包含優(yōu)化接口同時(shí)允許微處理器的串行和并行通信,同步和不同步配置。優(yōu)化的接口還可以使微處理器將FLEX10K芯片認(rèn)做一個(gè)存儲(chǔ) 4使用MAXPLUSii對(duì)控制電路進(jìn)行仿真綜合時(shí)間仿真是將行為級(jí)仿真、RTL級(jí)仿真和門級(jí)仿真結(jié)合起來的圖形仿真方法,在仿真過程中綜合考慮了設(shè)計(jì)功能的實(shí)現(xiàn)和各種慣性延遲以及傳輸延遲的干擾,真實(shí)的反映了信號(hào)的輸入輸出特性,是在對(duì)CPLD編程前的必經(jīng)的步驟,用以檢驗(yàn)CPLD的輸出波形是否滿足要求。由于本

7、文研究的數(shù)據(jù)采集卡主要面向低頻的信號(hào)采樣,所以設(shè)計(jì)中不需要考慮太多的時(shí)序分析,CPLD內(nèi)部各種信號(hào)延遲不會(huì)對(duì)信號(hào)采集造成什么影響。在對(duì)CPLD編程前對(duì)CPLD內(nèi)部各功能模塊做了時(shí)間仿真,觀察各模塊能否按要求實(shí)現(xiàn)預(yù)定的功能。最后在連接所有功能模塊后對(duì)CPLD整體做了時(shí)序分析。4。2對(duì)控制電路各部分仿真結(jié)果分析圖4.1是對(duì)偏移地址譯碼電路的波形仿真分析,IOWR為高,IORD為低, DECODEIN為高,譯碼輸入由“0000”至“111l”變化時(shí),譯碼模塊的輸出波形?？梢姶藭r(shí)IORD未選通,CSRD輸出為不確定狀態(tài),而CSWR則按要求依次輸出脈沖。 圖4.1偏移地址譯碼模塊的波形仿真結(jié)果Figur

8、e41Wave simulation result ofexcursion address coding module同時(shí),還發(fā)現(xiàn)CSWE3、CSWE5、CSWE7、CSWE9除發(fā)出正常移碼脈沖外,還有毛刺產(chǎn)生,為研究毛刺產(chǎn)生的原因以及是否會(huì)對(duì)整個(gè)譯碼模塊產(chǎn)生影響,我們又對(duì)各端口進(jìn)行了傳輸延遲分析以及建立保持時(shí)問分析。分析結(jié)果見圖4.2。重慶大學(xué)碩士學(xué)位論文 圖4.2偏移地址譯碼模塊的傳輸延遲仿真結(jié)果Figure4.2Transportation simulation result of excursion address coding module 圖4.3FIFO的波形仿真結(jié)果Wave s

9、imulation ofFIFO moduleFigure4.3圖4.2中列舉出了各輸入節(jié)點(diǎn)到輸出節(jié)點(diǎn)的傳輸延遲。結(jié)果發(fā)現(xiàn),譯碼輸入deadd0的傳輸延遲比其他三位譯碼輸入要提前0.5ns,這樣當(dāng)譯碼輸入由“0011”變42 4使用MAXPLUSII對(duì)控制電路進(jìn)行仿真綜合4.3CPLD的配置與下載使用MAXPLUSII對(duì)進(jìn)行編程和程序編譯及仿真后,系統(tǒng)會(huì)生成Floorplan文件,調(diào)用此文件可看到CPLD內(nèi)部各LAB及EAB的分配f見圖4,8,軟件對(duì)CPLD的分配是自動(dòng)遵循占據(jù)資源最少及傳輸時(shí)延最短的原則進(jìn)行的,但有時(shí)候?yàn)榱薖CB制版的方便也需要人工調(diào)整管腳的位置,例如將與YO連接的數(shù)據(jù)線調(diào)整到一起。完成了CPLD內(nèi)部資源的優(yōu)化配置和管腳的分配之后,需要將程序從PC機(jī)上下載至CPLD中。CPLD的配置方式分為兩大類:主動(dòng)配制方式和被動(dòng)配置方式。主動(dòng)配置方式由CPLD器件引導(dǎo)配置操作過程,它控制著外部存儲(chǔ)器和初始化過程;而被動(dòng)配置由計(jì)算機(jī)或控制器控制配置過程。在本文的設(shè)計(jì)中,我們使用主動(dòng)配置方式在CPLD的旁邊安裝了程序存儲(chǔ)器,通電后自動(dòng)將程序?qū)懭隒PLD,便于測(cè)量多種參數(shù),需要變更監(jiān)測(cè)范圍時(shí)只需更換一只程序存儲(chǔ)器。同時(shí)也采用JTAG邊界掃描配置模式,使用下載電纜將程序從計(jì)算機(jī)中