根據(jù)VHDL復(fù)習(xí)提綱整理的復(fù)習(xí)資料

1、一、 部分小題應(yīng)掌握內(nèi)容1 常用簡寫的英文全稱和中文意思EDA,VHDL,FPGA,CPLD，ASIC,SOCEDA全稱Electronic Design Automation，電子設(shè)計自動化VHDL全稱VHSIC Hardware Description Language，硬件描述語言FPGA全稱Field Programmable Gate Array，現(xiàn)場可編程門陣列CPLD全稱Complex Programmable Logic Device，復(fù)雜可編程邏輯器件ASIC全稱Application Specific Intergrated Circuit，專用集成電路SOC全稱Syste

2、m On a Chip，單片電子系統(tǒng)2 VHDL設(shè)計過程，設(shè)計的輸入方式VHDL設(shè)計過程包括設(shè)計準備、設(shè)計輸入、設(shè)計實現(xiàn)、器件編程與配置、設(shè)計驗證；設(shè)計的輸入方式有文本輸入、狀態(tài)圖輸入、波形圖輸入、原理圖輸入。3 常用的硬件描述語言主要有？VHDL, AHDL, Verilog HDL, ABEL等。4 可編程邏輯器件的構(gòu)成方法也即CPLD和FPGA的原理，（乘積項、查找表法的原理）CPLD基于乘積項技術(shù)；FPGA基于查找表技術(shù)。5. 完整的VHDL程序叫做設(shè)計實體，完整的VHDL程序的構(gòu)成？完整的VHDL程序由庫、程序包、實體、結(jié)構(gòu)體和配置等部分構(gòu)成。6. VHDL庫的情況，有哪些庫，哪些主

3、要的包，工作庫是什么，哪些庫默認打開VHDL語言的庫分為兩類：設(shè)計庫和資源庫；庫的種類：IEEE庫、STD庫、WORK庫、VITAL庫等；常用的預(yù)定義程序包有：STD_LOGIC_1164程序包、STD_LOGIC_ARITH程序包、STD_LOGIC_UNSIGNED和STD_LOGIC_SIGNED程序包、STANDARD和TEXTIO程序包；工作褲是一個邏輯名，用于存放用戶設(shè)計和定義的一些設(shè)計單元和程序包；STD庫和WORK庫是默認打開的。7. VHDL的操作符有哪些？VHDL命名規(guī)則（正確錯誤的命名）。數(shù)值表示方法（判斷不同寫法數(shù)據(jù)的大?。￢HDL的操作符包括邏輯操作符、關(guān)系操作符、算

4、術(shù)操作符和符號操作符。VHDL命名規(guī)則：由字母、數(shù)字或_組成，必須以英文字母開頭_后必須有字母或數(shù)字，不區(qū)分大小寫。數(shù)字表示：15E2=1500, 45_234_287=452342878. 端口類型，數(shù)據(jù)對象有哪些？端口類型包括IN , OUT , INOUT , BUFFER;數(shù)據(jù)對象包括常數(shù)、變量、信號。9. 變量、信號的相關(guān)知識，異同點，電氣特性賦值方法，賦值相關(guān)特點等等。變量： 賦值符號：=，功能：內(nèi)部數(shù)據(jù)交換，作用范圍：進程內(nèi)部，行為：立即賦值；信號： 賦值符號<=，功能：電路的內(nèi)部連接，作用范圍：全局、進程和進程間的通信，行為：延遲一定時間后才賦值。10函數(shù)的重載和過程的重

5、載的相關(guān)知識。略11. 狀態(tài)機的相關(guān)知識。不同分類方法所分的兩種類型。具體編程從狀態(tài)機的信號輸出方式上分，有Mealy和Moore型兩種狀態(tài)機；從結(jié)構(gòu)上分，有單進程狀態(tài)機和多進程狀態(tài)機；從狀態(tài)表達方式上分，有符號狀態(tài)機和確定狀態(tài)編碼的狀態(tài)機；從編碼方式上分，有順序編碼狀態(tài)機、一位熱碼編碼狀態(tài)機或其他編碼方式狀態(tài)機。具體編程見附件。12. EDA工作設(shè)計流程EDA設(shè)計流程包括設(shè)計準備、設(shè)計輸入、設(shè)計實現(xiàn)、器件編程與配置、設(shè)計驗證。13. 順序語句和并行語句，順序語句有哪些？并行語句有哪些。具體到CASE語句的使用，PROCESS語句的特點及使用。順序語句：IF,CASE,LOOP,NEXT,WA

6、IT,EXIT,RETURN,賦值語句,空操作語句并行語句：實體說明語句，端口說明語句，塊語句，元件例化語句，生成語句等14. QuartusII軟件使用過程中的一些知識，最常用的，只要自己實驗認真做過的都知道。略15. 上升沿，下降沿的產(chǎn)生方法上升沿：IF CLK EVENT AND CLK=1；下降沿：IF CLK EVENT AND CLK=0。16. 轉(zhuǎn)換函數(shù)知識。略P26117. 各種語句if case 例化語句 PROCESS語句等填空選擇總共50分，總的來說就是這幾個方面：第一章基礎(chǔ)知識、第二章硬件特性（一二章10分左右）、第七章VHDL語句（5）、第八章VHDL結(jié)構(gòu)（5）、第三

7、章涉及的部分細節(jié)（25分左右）、第五章狀態(tài)機部分知識（5分左右）各章節(jié)有交叉以上統(tǒng)計不嚴謹，僅供參考。二、大題應(yīng)主要掌握內(nèi)容（程序填空和2個大題20+15+15）1. PPT所講過的例題。2. 作業(yè)題3. 實驗做過的題目觸發(fā)器，門電路，計數(shù)器，譯碼器，一位全加器，一位全減器，移位器，鎖存器，狀態(tài)機等等。附件：1二選一數(shù)據(jù)選擇器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ;END ENTITY mux21a ; ARCHITEC

8、TURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ;END ARCHITECTURE one ;2. 觸發(fā)器LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC );END DFF1;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC ;BEGIN PROCESS (CLK) B

9、EGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF; END PROCESS ; Q <= Q1 ; END bhv;3. 帶異步復(fù)位和同步時鐘使能的十進制加法計數(shù)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT

10、 STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =>0) ; -計數(shù)器異步復(fù)位ELSIF CLKEVENT AND CLK=1 THEN -檢測時鐘上升沿 IF EN = 1 THEN -（同步使能） IF CQI < 9 THEN CQI := CQI + 1; -允許計數(shù), 是否小于9 。>=9？

11、 ELSE CQI := (OTHERS =>0) ; -大于9，計數(shù)值清零 END IF; END IF;END IF;IF CQI = 9 THEN COUT <= 1; -計數(shù)大于9，輸出進位信號，計數(shù)次數(shù)？ ELSE COUT <= '0'END IF;CQ<=CQI; -將計數(shù)值向端口輸出END PROCESS;END behav;4. 移位寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164_ALL;ENTITY SHIFT IS PORT(CLK,C0 : IN STD_LOGIC; -時鐘和進位輸入 MD : I

12、N STD_LOGIC_VECTOR(2 DOWNTO 0); -移位模式控制字（6種模式） D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -待加載數(shù)據(jù) QB: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -移位數(shù)據(jù)輸出 CN : OUT STD_LOGIC); -進位輸出 END ENTITY;ARCHITECTURE BEHAV OF SHIFT IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY : STD_LOGIC;BEGINPROCESS (CLK,MD,C0)BEGIN

13、 IF CLKEVENT AND CLK = 1 THENCASE MD IS WHEN “001” => REG(0) <=C0; REG(7 DOWNTO 1 ) <= REG(6 DOWNTO 0 );CY <=REG(7); WHEN “010” => REG(0) <=REG(7); REG(7 DOWNTO 1 ) <= REG(6 DOWNTO 0 ); WHEN “011” => REG(7) <=REG(0); REG(6 DOWNTO 0 ) <= REG(7 DOWNTO 1 ); WHEN “100” =>

14、; REG(7) <=C0; REG(6 DOWNTO 0 ) <= REG(7 DOWNTO 1 ); CY <=REG(0); WHEN “101” => D(7 DOWNTO 0 ) <= REG(7 DOWNTO 0 ); WHEN OTHERS => REG <= REG; CY<=CY; -保持 END CASE;END IF ;END PROCESS; QB(7 DOWNTO 0) <= REG(7 DOWNTO 0 ); CN <= CY;END BEHAV;5.一位全加器LIBRARY IEEE; USE IEEE.

15、STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END

16、 COMPONENT；SIGNAL d，e，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP(a=>ain，b=>bin，co=>d，so=>e); u2 : h_adder PORT MAP(a=>e， b=>cin， co=>f，so=>sum); u3 : or2a PORT MAP(a=>d， b=>f， c=>cout); END ARCHITECTURE fd1;68-3優(yōu)先編碼器LIBRARY IEEE; -8-3線優(yōu)先編碼器的VHDL描述USE IEEE.STD_LOGIC_1

17、164.ALL;ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(0 TO 7); output : OUT STD_LOGIC_VECTOR(0 TO 2) );END coder;ARCHITECTURE behavOF coder ISBEGINPROCESS (din) BEGIN IF (din(7)='0') THEN output <= "000" ; ELSIF (din(6)='0') THEN output <= "100" ; ELSIF (

18、din(5)='0') THEN output <= "010" ; ELSIF (din(4)='0') THEN output <= "110" ; ELSIF (din(3)='0') THEN output <= "001" ; ELSIF (din(2)='0') THEN output <= "101" ; ELSIF (din(1)='0') THEN output <= "011&

19、quot; ; ELSE output <= "111" ; END IF ；END PROCESS ； END behav;7. 譯碼器library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity Decoder is port ( DIN : in std_logic_vector(3 downto 0); DOUT_n : out std_logic_vector(15 downto 0) );end Dec

20、oder;architecture Decoder_arch of Decoder isbegin gen : for i in 0 to 15 generate DOUT_n(i) <= '0' when DIN = i else '1' end generate;end Decoder_arch; 8. 八位并入串出右移寄存器LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS -8位并入串出右移寄存器 PORT ( CLK，LOAD : IN STD_LOGIC; DIN : IN STD

21、_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT ISBEGINPROCESS (CLK, LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK = '1' THEN IF LOAD = 1 THEN REG8 := DIN; -由（LOAD=1）裝載新數(shù)據(jù) ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1); EN

22、D IF; END IF; QB <= REG8(0); -輸出最低位，在IF語句外不需要CLK 上升沿觸發(fā)END PROCESS; - CLK 變化但未滿足上升沿之前已經(jīng)賦值給QBEND behav; 9狀態(tài)機LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY S_MACHINE ISPORT (clk, reset : IN STD_LOGIC; st_input : IN STD_LOGIC_VECTOR(0 TO 1); comb_output : OUT STD_LOGIC_VECTOR(0 TO 3);END S_MACHINE;ARCHITECTURE bhv OF S_MACHINE ISTYPE FSM_ST IS (S0, S1,S2, S3);SIGNAL current_st, next_st : FSM_ST;BEGINREG:PROCESS(reset