FPGA第三方驗(yàn)證

1、L/O/G/OFPGAFPGA第三方驗(yàn)證第三方驗(yàn)證內(nèi)容內(nèi)容常見問題和常見問題和故障案例故障案例解析解析FPGA驗(yàn)證驗(yàn)證流程流程第三方驗(yàn)證第三方驗(yàn)證成效成效解決亞穩(wěn)態(tài)解決亞穩(wěn)態(tài)的方法的方法FPGA第三方驗(yàn)證流程第三方驗(yàn)證流程1 任務(wù)書任務(wù)書需求規(guī)格說明需求規(guī)格說明概要設(shè)計(jì)概要設(shè)計(jì)詳細(xì)設(shè)計(jì)報(bào)告詳細(xì)設(shè)計(jì)報(bào)告 代碼編寫風(fēng)格代碼編寫風(fēng)格可綜合性規(guī)則可綜合性規(guī)則時(shí)鐘與復(fù)位規(guī)則時(shí)鐘與復(fù)位規(guī)則異步時(shí)鐘域規(guī)則異步時(shí)鐘域規(guī)則 代碼規(guī)范檢測代碼規(guī)范檢測代碼與文檔一致性代碼與文檔一致性檢查檢查可靠性設(shè)計(jì)，包括可靠性設(shè)計(jì)，包括三模冗余設(shè)計(jì)有效三模冗余設(shè)計(jì)有效性檢查、電路設(shè)計(jì)性檢查、電路設(shè)計(jì)合理性檢查、上電合理性檢查、上

2、電配置時(shí)間計(jì)算等配置時(shí)間計(jì)算等資源使用情況分析資源使用情況分析 最大工況最大工況 典型工況典型工況 最小工況最小工況 時(shí)鐘頻率降額時(shí)鐘頻率降額80%Image Info www.wizdata,co,kr Note to customers : This image has been licensed to be used within this PowerPoint template only. You may not extract the image for any other use. FPGA第三方驗(yàn)證流程第三方驗(yàn)證流程2 綜合后網(wǎng)表與綜合后網(wǎng)表與RTL代碼一致性檢查代碼一致性檢查布

3、線后二進(jìn)制流文布線后二進(jìn)制流文件件最終下載文件最終下載文件 功能測試功能測試 性能測試性能測試 接口測試接口測試邊界值測試邊界值測試強(qiáng)度測試強(qiáng)度測試安全性測試安全性測試覆蓋率測試，語句覆蓋率測試，語句覆蓋率、分支覆蓋覆蓋率、分支覆蓋率、狀態(tài)機(jī)覆蓋率率、狀態(tài)機(jī)覆蓋率盡可能達(dá)到盡可能達(dá)到100%靜態(tài)：靜態(tài)：運(yùn)用運(yùn)用Mentor公司的公司的CDC工具進(jìn)工具進(jìn)行跨時(shí)鐘域行跨時(shí)鐘域靜態(tài)靜態(tài)檢檢測測動(dòng)態(tài)：動(dòng)態(tài)：通過通過設(shè)置設(shè)置亞亞穩(wěn)態(tài)穩(wěn)態(tài)監(jiān)視器監(jiān)視器，進(jìn)行，進(jìn)行跨時(shí)鐘域仿真跨時(shí)鐘域仿真最大、典型、最小最大、典型、最小三種工況下進(jìn)行時(shí)三種工況下進(jìn)行時(shí)序仿真序仿真三模冗余仿真驗(yàn)證三模冗余仿真驗(yàn)證Image I

4、nfo www.wizdata,co,kr Note to customers : This image has been licensed to be used within this PowerPoint template only. You may not extract the image for any other use. 第三方驗(yàn)證成效第三方驗(yàn)證成效型號(hào)型號(hào)問題總數(shù)問題總數(shù)文檔問題文檔問題程序問題程序問題設(shè)計(jì)問題設(shè)計(jì)問題其他問題其他問題YH-1156630TG-1 1154253147SZ-8 116 4548139CZ-2F58220360JB-9812544111問題分配問題

5、分配狀態(tài)機(jī)要采用狀態(tài)機(jī)要采用safe模式綜合優(yōu)化模式綜合優(yōu)化 某個(gè)型號(hào)某個(gè)型號(hào)FPGA設(shè)計(jì)狀態(tài)機(jī)定義如下：設(shè)計(jì)狀態(tài)機(jī)定義如下：type state_type is (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9); synplify 狀態(tài)機(jī)默認(rèn)編碼策略狀態(tài)機(jī)默認(rèn)編碼策略 若將若將one-hot的編碼變成的編碼變成safe one-hot,則多出了則多出了210-10個(gè)非法狀態(tài)個(gè)非法狀態(tài) 10210若將若將gray的編碼變成的編碼變成safe gray,則多出了則多出了24-10=6個(gè)非法狀態(tài)個(gè)非法狀態(tài) 盡可能避免使用盡可能避免使用FF產(chǎn)生時(shí)鐘產(chǎn)生時(shí)鐘 時(shí)鐘偏移（時(shí)鐘到達(dá)時(shí)鐘偏移（

6、時(shí)鐘到達(dá)FPGAFPGA內(nèi)部兩個(gè)相鄰的寄存器時(shí)間差）較大而數(shù)據(jù)路內(nèi)部兩個(gè)相鄰的寄存器時(shí)間差）較大而數(shù)據(jù)路徑較短時(shí)，保持時(shí)間不足，有可能帶來功能失效，這種問題一般發(fā)生在最好徑較短時(shí)，保持時(shí)間不足，有可能帶來功能失效，這種問題一般發(fā)生在最好情況下情況下( (低環(huán)境溫度、高輸入電壓低環(huán)境溫度、高輸入電壓) )。 故障案例故障案例1： 在最小工況的后仿真中發(fā)現(xiàn)輸出到空空接口的時(shí)鐘有毛刺，從而導(dǎo)致對方的在最小工況的后仿真中發(fā)現(xiàn)輸出到空空接口的時(shí)鐘有毛刺，從而導(dǎo)致對方的數(shù)據(jù)接收錯(cuò)誤。該問題在功能仿真、最大工況和典型工況的仿真驗(yàn)證中均沒有數(shù)據(jù)接收錯(cuò)誤。該問題在功能仿真、最大工況和典型工況的仿真驗(yàn)證中均沒有發(fā)

7、生，設(shè)計(jì)師在常溫下實(shí)際的硬件電路測試中也沒有發(fā)生過該問題。發(fā)生，設(shè)計(jì)師在常溫下實(shí)際的硬件電路測試中也沒有發(fā)生過該問題。 VCS仿真器重仿真器重clkout和和clkout的時(shí)鐘周期檢測的時(shí)鐘周期檢測 Modelsim工具下工具下clkout和和clkout的時(shí)鐘周期檢測的時(shí)鐘周期檢測 故障案例故障案例1： 靜態(tài)時(shí)序分析報(bào)告中的靜態(tài)時(shí)序分析報(bào)告中的skew 糾正措施：糾正措施：設(shè)計(jì)師去除四分頻時(shí)鐘設(shè)計(jì)師去除四分頻時(shí)鐘clk_decoder，采用全局時(shí)鐘，采用全局時(shí)鐘dsp_clk去去對對sym_q進(jìn)行計(jì)數(shù)，在對進(jìn)行計(jì)數(shù)，在對sym_q計(jì)數(shù)前先判斷計(jì)數(shù)前先判斷4分頻計(jì)數(shù)器分頻計(jì)數(shù)器q的值的值 。時(shí)

8、鐘網(wǎng)絡(luò)時(shí)鐘網(wǎng)絡(luò) 占用資源占用資源 扇出數(shù)扇出數(shù) 時(shí)鐘偏移時(shí)鐘偏移ns 最大延時(shí)最大延時(shí)ns U2/U4/q1（4分頻） local 16 1.729 5.509 U2/U4/temp_clkout local 8 0.680 4.290故障案例故障案例2： 故障現(xiàn)象：故障現(xiàn)象：某型號(hào)單機(jī)在三防前進(jìn)行高低溫摸底。低溫階段，發(fā)現(xiàn)優(yōu)選功能異常：某型號(hào)單機(jī)在三防前進(jìn)行高低溫摸底。低溫階段，發(fā)現(xiàn)優(yōu)選功能異常：地面設(shè)備將上行伴音信道的時(shí)鐘關(guān)閉后，產(chǎn)品仍判斷伴音信道為同步狀態(tài)，優(yōu)選地面設(shè)備將上行伴音信道的時(shí)鐘關(guān)閉后，產(chǎn)品仍判斷伴音信道為同步狀態(tài)，優(yōu)選功能維持選擇伴音信道，無法選擇到功能維持選擇伴音信道，無法

9、選擇到Ka信道或信道或USB信道。故障現(xiàn)象發(fā)生后，先后信道。故障現(xiàn)象發(fā)生后，先后對產(chǎn)品和測試臺(tái)進(jìn)行了多次開關(guān)機(jī)和復(fù)位操作，故障始終存在。常溫下該故障出現(xiàn)對產(chǎn)品和測試臺(tái)進(jìn)行了多次開關(guān)機(jī)和復(fù)位操作，故障始終存在。常溫下該故障出現(xiàn)概率低，高溫下產(chǎn)品工作正常。概率低，高溫下產(chǎn)品工作正常。 時(shí)鐘同步判別邏輯如圖時(shí)鐘同步判別邏輯如圖4所示，該所示，該FPGA設(shè)計(jì)采用了由全局時(shí)鐘設(shè)計(jì)采用了由全局時(shí)鐘24.576M分頻分頻產(chǎn)生的產(chǎn)生的1.536M時(shí)鐘對輸入時(shí)鐘頻率時(shí)鐘對輸入時(shí)鐘頻率192K時(shí)鐘進(jìn)行同步判別，先是對時(shí)鐘進(jìn)行同步判別，先是對192k時(shí)鐘進(jìn)時(shí)鐘進(jìn)行沿口判斷，然后進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)到行沿口判斷，然后

10、進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)到16時(shí)，則判定為失步。時(shí)，則判定為失步。 故障案例故障案例2： 時(shí)鐘網(wǎng)絡(luò)時(shí)鐘網(wǎng)絡(luò) 占用占用資源資源 扇出扇出數(shù)數(shù) 時(shí)鐘偏移時(shí)鐘偏移ns 最大延時(shí)最大延時(shí)ns 最小工況下最小工況下hold slack(ns) model2/testclk2/clk_O local 47 2.724 6.157 1.519ns Intmuxaudio_clkA_OBUF local 17 1.533 4.786 2.025ns model2/counter local 8 1.938 4.436 0.130ns clk768 local 4 2.332 4.402 2.435ns 通過路徑分

11、析，可知計(jì)數(shù)器通過路徑分析，可知計(jì)數(shù)器adowncount第第1、2位的位的hold slack余量較小，也就余量較小，也就是說，計(jì)數(shù)器第是說，計(jì)數(shù)器第1、2位為全位為全1時(shí)，計(jì)數(shù)器有可能無法進(jìn)位，計(jì)數(shù)器第時(shí)，計(jì)數(shù)器有可能無法進(jìn)位，計(jì)數(shù)器第3位有可能計(jì)不上位有可能計(jì)不上去。在這種去。在這種hold violation情況下，發(fā)生的現(xiàn)象為當(dāng)計(jì)數(shù)值為情況下，發(fā)生的現(xiàn)象為當(dāng)計(jì)數(shù)值為5b00011時(shí)，下一個(gè)時(shí)鐘時(shí)，下一個(gè)時(shí)鐘計(jì)數(shù)值為計(jì)數(shù)值為5h00000。 設(shè)計(jì)師通過試驗(yàn)，在不改變設(shè)計(jì)師通過試驗(yàn)，在不改變FPGA內(nèi)部布線的基礎(chǔ)上，將該計(jì)數(shù)器的內(nèi)部布線的基礎(chǔ)上，將該計(jì)數(shù)器的5位全部輸出位全部輸出到端口上

12、，故障發(fā)生時(shí)，該計(jì)數(shù)器的第三位始終不能進(jìn)位到端口上，故障發(fā)生時(shí)，該計(jì)數(shù)器的第三位始終不能進(jìn)位 。較大時(shí)鐘較大時(shí)鐘skew偏移及延時(shí)信息表偏移及延時(shí)信息表 根本原因：由于計(jì)數(shù)器時(shí)鐘根本原因：由于計(jì)數(shù)器時(shí)鐘skew過大導(dǎo)致過大導(dǎo)致D觸發(fā)器觸發(fā)器hold slack時(shí)間不能滿足要求，使計(jì)數(shù)出錯(cuò)所致。時(shí)間不能滿足要求，使計(jì)數(shù)出錯(cuò)所致。 接口異步信號(hào)要進(jìn)行同步處理接口異步信號(hào)要進(jìn)行同步處理 接口異步信號(hào)處理是為了減少亞穩(wěn)態(tài)影響的傳播。接口異步信號(hào)處理是為了減少亞穩(wěn)態(tài)影響的傳播。亞穩(wěn)態(tài)現(xiàn)象亞穩(wěn)態(tài)現(xiàn)象如果如果FPGA中寄存器輸入信號(hào)不滿足建立時(shí)間的要求，正常的輸出中寄存器輸入信號(hào)不滿足建立時(shí)間的要求，正常的

13、輸出信號(hào)就會(huì)在一段不可預(yù)知長度的時(shí)間內(nèi)處于一個(gè)非信號(hào)就會(huì)在一段不可預(yù)知長度的時(shí)間內(nèi)處于一個(gè)非“0”非非“1”的中間狀態(tài)的中間狀態(tài)(這段時(shí)間稱為亞穩(wěn)態(tài)恢復(fù)時(shí)間這段時(shí)間稱為亞穩(wěn)態(tài)恢復(fù)時(shí)間)，之后可能穩(wěn)定在，之后可能穩(wěn)定在“1”狀態(tài)，也可能穩(wěn)定在狀態(tài)，也可能穩(wěn)定在“0”狀態(tài)。狀態(tài)。 Tw 寄存器輸入數(shù)據(jù)變化可能形成亞穩(wěn)態(tài)現(xiàn)象的時(shí)間窗口寄存器輸入數(shù)據(jù)變化可能形成亞穩(wěn)態(tài)現(xiàn)象的時(shí)間窗口TSU 輸入相對于時(shí)鐘沿所需的建立時(shí)間輸入相對于時(shí)鐘沿所需的建立時(shí)間TCO 輸出相對于時(shí)鐘沿之后的延遲時(shí)間輸出相對于時(shí)鐘沿之后的延遲時(shí)間Tres 亞穩(wěn)態(tài)恢復(fù)時(shí)間亞穩(wěn)態(tài)恢復(fù)時(shí)間 故障案例故障案例1： 某某921型號(hào)并行相關(guān)處理

14、型號(hào)并行相關(guān)處理FPGA產(chǎn)品的第三方評(píng)測，評(píng)測人員發(fā)現(xiàn)該代碼存在跨時(shí)產(chǎn)品的第三方評(píng)測，評(píng)測人員發(fā)現(xiàn)該代碼存在跨時(shí)鐘域問題鐘域問題 。 故障案例故障案例1： 故障案例故障案例2： 某衛(wèi)星型號(hào)固存單機(jī)在整機(jī)聯(lián)試中發(fā)現(xiàn)讀指令有時(shí)不響應(yīng)，設(shè)計(jì)師將該單機(jī)某衛(wèi)星型號(hào)固存單機(jī)在整機(jī)聯(lián)試中發(fā)現(xiàn)讀指令有時(shí)不響應(yīng)，設(shè)計(jì)師將該單機(jī)拿回來進(jìn)行故障重現(xiàn)，發(fā)現(xiàn)發(fā)送拿回來進(jìn)行故障重現(xiàn)，發(fā)現(xiàn)發(fā)送200多條指令才會(huì)產(chǎn)生一次不響應(yīng)的情況。設(shè)計(jì)多條指令才會(huì)產(chǎn)生一次不響應(yīng)的情況。設(shè)計(jì)師對代碼進(jìn)行了反復(fù)檢測，利用邏輯分析儀進(jìn)行抓取，抓住的故障現(xiàn)象，師對代碼進(jìn)行了反復(fù)檢測，利用邏輯分析儀進(jìn)行抓取，抓住的故障現(xiàn)象，F(xiàn)PGA2已解析了讀指令

15、，給出讀狀態(tài)控制信號(hào)，已解析了讀指令，給出讀狀態(tài)控制信號(hào)，we信號(hào)也有，半滿信號(hào)一直有效，可是信號(hào)也有，半滿信號(hào)一直有效，可是oe信號(hào)一直無效，所以無數(shù)據(jù)輸出。因此斷定故障現(xiàn)象出在信號(hào)一直無效，所以無數(shù)據(jù)輸出。因此斷定故障現(xiàn)象出在FPGA1中。中。 正常正常有效且同步有效且同步無輸出無輸出有效但未同步有效但未同步無輸出無輸出故障案例故障案例2： FPGA1中設(shè)計(jì)了一個(gè)中設(shè)計(jì)了一個(gè)24位轉(zhuǎn)換為位轉(zhuǎn)換為16位的狀態(tài)機(jī)，位的狀態(tài)機(jī)， 而該而該FPGA設(shè)計(jì)均未選用設(shè)計(jì)均未選用safe模式對狀態(tài)機(jī)進(jìn)行綜合優(yōu)化模式對狀態(tài)機(jī)進(jìn)行綜合優(yōu)化 。 24位轉(zhuǎn)換位轉(zhuǎn)換為為16位位異步信號(hào)，一直穩(wěn)定異步信號(hào)，一直穩(wěn)定有

16、效有效 ，對該信號(hào)進(jìn)行，對該信號(hào)進(jìn)行網(wǎng)表追蹤網(wǎng)表追蹤 FSM狀態(tài)機(jī)圖狀態(tài)機(jī)圖 故障案例故障案例2： FIFO半滿信號(hào)信號(hào)對半滿信號(hào)信號(hào)對fsm1:0有影響，經(jīng)過的路徑不同，有影響，經(jīng)過的路徑不同，fsm1.d經(jīng)過兩個(gè)組經(jīng)過兩個(gè)組合邏輯電路，明顯比合邏輯電路，明顯比fsm0.d的路徑延時(shí)長的路徑延時(shí)長 。 Tdelay1Tdelay2Tdelay2 Tdelay1 故障案例故障案例2： 兩個(gè)觸發(fā)器的數(shù)據(jù)有一段時(shí)間處于亞穩(wěn)態(tài)，當(dāng)時(shí)鐘在這段時(shí)間內(nèi)狀態(tài)機(jī)由次兩個(gè)觸發(fā)器的數(shù)據(jù)有一段時(shí)間處于亞穩(wěn)態(tài)，當(dāng)時(shí)鐘在這段時(shí)間內(nèi)狀態(tài)機(jī)由次態(tài)變?yōu)楝F(xiàn)態(tài)，就會(huì)采到態(tài)變?yōu)楝F(xiàn)態(tài)，就會(huì)采到00，該狀態(tài)為非法狀態(tài)，狀態(tài)機(jī)進(jìn)入死鎖，

17、無法恢復(fù)正常，該狀態(tài)為非法狀態(tài)，狀態(tài)機(jī)進(jìn)入死鎖，無法恢復(fù)正常狀態(tài)狀態(tài) 。 時(shí)鐘若在此時(shí)鐘若在此有上升沿有上升沿糾正措施：糾正措施：對對FIFO半滿信號(hào)進(jìn)行兩個(gè)觸發(fā)器同步，并對半滿信號(hào)進(jìn)行兩個(gè)觸發(fā)器同步，并對FPGA設(shè)計(jì)中設(shè)計(jì)中所有狀態(tài)機(jī)采用所有狀態(tài)機(jī)采用safe+gray碼綜合優(yōu)化碼綜合優(yōu)化 故障案例故障案例3 ： XX-2數(shù)傳終端機(jī)延時(shí)停狀態(tài)切換時(shí)存儲(chǔ)器寫指針異?；亓阗|(zhì)量問題：整星熱數(shù)傳終端機(jī)延時(shí)停狀態(tài)切換時(shí)存儲(chǔ)器寫指針異常回零質(zhì)量問題：整星熱真空試驗(yàn)，工況真空試驗(yàn)，工況（A機(jī)工作）的高溫保持階段前面工作正常，在第機(jī)工作）的高溫保持階段前面工作正常，在第10軌時(shí)，數(shù)軌時(shí)，數(shù)傳終端通過程控指令

18、進(jìn)行工作狀態(tài)切換，從實(shí)時(shí)寫切換至實(shí)時(shí)停、延時(shí)停、延時(shí)傳終端通過程控指令進(jìn)行工作狀態(tài)切換，從實(shí)時(shí)寫切換至實(shí)時(shí)停、延時(shí)停、延時(shí)寫過程中，導(dǎo)致數(shù)據(jù)從頭開始記錄，將原先記錄的數(shù)據(jù)覆蓋寫過程中，導(dǎo)致數(shù)據(jù)從頭開始記錄，將原先記錄的數(shù)據(jù)覆蓋 。故障原因故障原因 問題定位于問題定位于“內(nèi)部復(fù)位指令內(nèi)部復(fù)位指令”能執(zhí)行是由于寫停切換時(shí)，處于兩個(gè)時(shí)鐘域同能執(zhí)行是由于寫停切換時(shí)，處于兩個(gè)時(shí)鐘域同時(shí)變化時(shí)刻，產(chǎn)生時(shí)序競爭沖突，從而置位錯(cuò)誤的狀態(tài)，使鎖存狀態(tài)值變化，導(dǎo)時(shí)變化時(shí)刻，產(chǎn)生時(shí)序競爭沖突，從而置位錯(cuò)誤的狀態(tài)，使鎖存狀態(tài)值變化，導(dǎo)致內(nèi)部復(fù)位存儲(chǔ)器指令有效，從而使存儲(chǔ)器指針復(fù)位回零。致內(nèi)部復(fù)位存儲(chǔ)器指令有效，從而使

19、存儲(chǔ)器指針復(fù)位回零。 故障的產(chǎn)生是由于內(nèi)部復(fù)位模塊未考慮不同時(shí)鐘域信號(hào)的同步處理，在兩個(gè)時(shí)故障的產(chǎn)生是由于內(nèi)部復(fù)位模塊未考慮不同時(shí)鐘域信號(hào)的同步處理，在兩個(gè)時(shí)鐘域沿重合時(shí)，存在時(shí)序競爭，使寫停狀態(tài)切換時(shí)，置了異常狀態(tài)，導(dǎo)致再發(fā)寫鐘域沿重合時(shí)，存在時(shí)序競爭，使寫停狀態(tài)切換時(shí)，置了異常狀態(tài)，導(dǎo)致再發(fā)寫指令時(shí)存儲(chǔ)器寫指針異?；亓?。指令時(shí)存儲(chǔ)器寫指針異?；亓恪４胧┘膀?yàn)證措施及驗(yàn)證 更改更改FPGA設(shè)計(jì)中的內(nèi)部復(fù)位模塊設(shè)計(jì)，將指令信號(hào)同步至設(shè)計(jì)中的內(nèi)部復(fù)位模塊設(shè)計(jì)，將指令信號(hào)同步至11.25MHz，使時(shí)，使時(shí)鐘沿不會(huì)處理不定態(tài)。鐘沿不會(huì)處理不定態(tài)。三模冗余設(shè)計(jì)的綜合選項(xiàng)三模冗余設(shè)計(jì)的綜合選項(xiàng) 在星上在星

20、上FPGA設(shè)計(jì)中，設(shè)計(jì)師往往采用三模冗余的方法來解決單粒子翻轉(zhuǎn)問題，設(shè)計(jì)中，設(shè)計(jì)師往往采用三模冗余的方法來解決單粒子翻轉(zhuǎn)問題，但是如果綜合選項(xiàng)設(shè)置不合適，可能會(huì)帶來三模冗余被優(yōu)化掉的問題。但是如果綜合選項(xiàng)設(shè)置不合適，可能會(huì)帶來三模冗余被優(yōu)化掉的問題。 某型號(hào)某型號(hào)FPGA產(chǎn)品的產(chǎn)品的地址譯碼功能和地址譯碼功能和OC指令數(shù)據(jù)比對功能指令數(shù)據(jù)比對功能作了作了三模冗余三模冗余設(shè)計(jì)，設(shè)計(jì)，方式是通過設(shè)計(jì)三個(gè)相同的模塊，然后通過方式是通過設(shè)計(jì)三個(gè)相同的模塊，然后通過三取二三取二確定輸出結(jié)果，但是在綜合確定輸出結(jié)果，但是在綜合報(bào)告中發(fā)現(xiàn)了三模冗余設(shè)計(jì)被綜合刪除了。報(bào)告中發(fā)現(xiàn)了三模冗余設(shè)計(jì)被綜合刪除了。 三

21、模冗余設(shè)計(jì)的綜合選項(xiàng)三模冗余設(shè)計(jì)的綜合選項(xiàng)糾正措施：糾正措施：在源代碼中加入綜合約束在源代碼中加入綜合約束syn_preserve來解決這個(gè)問題。來解決這個(gè)問題。 syn_preserve：阻止寄存器和模塊被綜合優(yōu)化阻止寄存器和模塊被綜合優(yōu)化約束約束寄存器、模塊寄存器、模塊。 資源共享資源共享輸出為輸出為0輸入固定值輸入固定值在被調(diào)用模塊的例化語句中加入在被調(diào)用模塊的例化語句中加入“/*synthesis syn_preserve = 1” */若沒有約束設(shè)置若沒有約束設(shè)置“/*synthesis syn_preserve = 1” */接口時(shí)序不滿足要求接口時(shí)序不滿足要求 一個(gè)一個(gè)FPGA產(chǎn)

22、品若要正常工作，除了需要考慮內(nèi)部的時(shí)序邏輯正確，還要產(chǎn)品若要正常工作，除了需要考慮內(nèi)部的時(shí)序邏輯正確，還要考慮與之接口的器件的時(shí)序特性，考慮與之接口的器件的時(shí)序特性， 如如SRAM、ROM、FLASH、AD、DO254芯片等，這些器件的輸出延時(shí)和硬件鏈路導(dǎo)致的延時(shí)會(huì)導(dǎo)致芯片等，這些器件的輸出延時(shí)和硬件鏈路導(dǎo)致的延時(shí)會(huì)導(dǎo)致 實(shí)際上數(shù)據(jù)輸出實(shí)際上數(shù)據(jù)輸出的時(shí)序關(guān)系與預(yù)想的不一致，若不進(jìn)行仔細(xì)設(shè)計(jì)，就有可能導(dǎo)致錯(cuò)誤的發(fā)生的時(shí)序關(guān)系與預(yù)想的不一致，若不進(jìn)行仔細(xì)設(shè)計(jì)，就有可能導(dǎo)致錯(cuò)誤的發(fā)生 。故障案例故障案例1 在某型號(hào)在某型號(hào)FPGA產(chǎn)品的評(píng)測過程中，評(píng)測人員在進(jìn)行最小工況后仿真時(shí)，發(fā)現(xiàn)產(chǎn)品的評(píng)測過程

23、中，評(píng)測人員在進(jìn)行最小工況后仿真時(shí)，發(fā)現(xiàn)SRAM的地址保持時(shí)間不滿足時(shí)序要求的地址保持時(shí)間不滿足時(shí)序要求 ?？刂菩盘?hào)。控制信號(hào)ce（SRAM片選信號(hào)）是一直片選信號(hào)）是一直有效的有效的 ，we信號(hào)通過狀態(tài)機(jī)組合邏輯輸出。信號(hào)通過狀態(tài)機(jī)組合邏輯輸出。地址變化和地址變化和we抬高為同一時(shí)抬高為同一時(shí)刻，布線延時(shí)后可能導(dǎo)致寫刻，布線延時(shí)后可能導(dǎo)致寫地址的保持時(shí)間不足地址的保持時(shí)間不足故障案例故障案例2 在某型號(hào)在某型號(hào)FPGA產(chǎn)品的評(píng)測過程中，評(píng)測人員在進(jìn)行最大工況后仿真時(shí)，發(fā)現(xiàn)產(chǎn)品的評(píng)測過程中，評(píng)測人員在進(jìn)行最大工況后仿真時(shí)，發(fā)現(xiàn)FPGA從從FLASH中讀數(shù)據(jù)時(shí)，采到的數(shù)據(jù)為中讀數(shù)據(jù)時(shí)，采到的數(shù)據(jù)

24、為X 。最大值最大值為為35ns驅(qū)動(dòng)驅(qū)動(dòng)245芯片的最芯片的最大延時(shí)為大延時(shí)為10ns 故障案例故障案例2 修改前功能仿真波形修改前功能仿真波形數(shù)據(jù)建立時(shí)間數(shù)據(jù)建立時(shí)間余量為余量為5ns ld_da高電高電平數(shù)據(jù)有效平數(shù)據(jù)有效輸入數(shù)據(jù)輸入數(shù)據(jù)要用要用數(shù)據(jù)數(shù)據(jù)故障案例故障案例2 修改前最大工況仿真波形修改前最大工況仿真波形數(shù)據(jù)建立時(shí)間數(shù)據(jù)建立時(shí)間余量為余量為-7.6ns ld_da的反向低電的反向低電平采樣數(shù)據(jù)平采樣數(shù)據(jù)輸入輸入數(shù)據(jù)數(shù)據(jù)要用數(shù)據(jù)的第要用數(shù)據(jù)的第12位位原因：原因：該該FPGA設(shè)計(jì)中設(shè)計(jì)師未考慮到驅(qū)動(dòng)設(shè)計(jì)中設(shè)計(jì)師未考慮到驅(qū)動(dòng)245的延時(shí)，因此導(dǎo)致了時(shí)序過于緊張。的延時(shí)，因此導(dǎo)致了時(shí)

25、序過于緊張。 故障案例故障案例2 修改后功能仿真波形修改后功能仿真波形數(shù)據(jù)建立時(shí)間數(shù)據(jù)建立時(shí)間余量為余量為25ns ld_da高低電平采樣高低電平采樣數(shù)據(jù)數(shù)據(jù)輸入數(shù)輸入數(shù)據(jù)據(jù)要用要用數(shù)據(jù)數(shù)據(jù)糾正措施：糾正措施：設(shè)計(jì)師改用設(shè)計(jì)師改用clk的上升沿產(chǎn)生的上升沿產(chǎn)生FLASH的讀信號(hào)，相當(dāng)于將讀使能信號(hào)的讀信號(hào)，相當(dāng)于將讀使能信號(hào)fl_re_n往前移動(dòng)了半個(gè)時(shí)鐘周期往前移動(dòng)了半個(gè)時(shí)鐘周期 IP核使用不當(dāng)引發(fā)的問題核使用不當(dāng)引發(fā)的問題 FPGA IP(International Property)內(nèi)核。內(nèi)核。使用使用IP核能保證系統(tǒng)級(jí)芯片的開發(fā)效率、質(zhì)量，并能大大縮短產(chǎn)品開核能保證系統(tǒng)級(jí)芯片的開發(fā)效率

26、、質(zhì)量，并能大大縮短產(chǎn)品開發(fā)時(shí)間發(fā)時(shí)間 。但使用時(shí)，要注意。但使用時(shí)，要注意IP核的使用是否正確。核的使用是否正確。故障現(xiàn)象：故障現(xiàn)象：某型號(hào)上的星敏感器某型號(hào)上的星敏感器FPGA在驗(yàn)證質(zhì)心計(jì)算功能的過程中，在驗(yàn)證質(zhì)心計(jì)算功能的過程中，闕值闕值(Threshold)應(yīng)該是實(shí)時(shí)更新的，每次當(dāng)前幀圖像的質(zhì)心計(jì)算過程中，應(yīng)該是實(shí)時(shí)更新的，每次當(dāng)前幀圖像的質(zhì)心計(jì)算過程中，應(yīng)使用上一幀圖像計(jì)算出的闕值。而在行為仿真中發(fā)現(xiàn)闕值一直沒有進(jìn)行應(yīng)使用上一幀圖像計(jì)算出的闕值。而在行為仿真中發(fā)現(xiàn)闕值一直沒有進(jìn)行更新，從而導(dǎo)致姿軌控計(jì)算機(jī)計(jì)算錯(cuò)誤。更新，從而導(dǎo)致姿軌控計(jì)算機(jī)計(jì)算錯(cuò)誤。 故障案例故障案例1： 方差方差I(lǐng)

27、P核計(jì)核計(jì)算出的值算出的值實(shí)際使用實(shí)際使用的值的值閾值閾值平均值平均值方差值方差值偏移量偏移量增加計(jì)數(shù)器判定增加計(jì)數(shù)器判定異步復(fù)位的問題異步復(fù)位的問題 許多設(shè)計(jì)者使用異步復(fù)位是因?yàn)橄矚g這樣的想法許多設(shè)計(jì)者使用異步復(fù)位是因?yàn)橄矚g這樣的想法, , 通過復(fù)位將他們的電路完全通過復(fù)位將他們的電路完全置于一種可控的狀態(tài)。然而很多設(shè)計(jì)者僅僅只是使用異步復(fù)位置于一種可控的狀態(tài)。然而很多設(shè)計(jì)者僅僅只是使用異步復(fù)位, , 忽略了可能產(chǎn)生的忽略了可能產(chǎn)生的問題。他們在可控的環(huán)境下進(jìn)行復(fù)位測試問題。他們在可控的環(huán)境下進(jìn)行復(fù)位測試, , 一切工作正常一切工作正常, , 然而級(jí)聯(lián)的系統(tǒng)卻會(huì)間歇然而級(jí)聯(lián)的系統(tǒng)卻會(huì)間歇性的

28、出錯(cuò)。設(shè)計(jì)者常常低估了真實(shí)系統(tǒng)中性的出錯(cuò)。設(shè)計(jì)者常常低估了真實(shí)系統(tǒng)中( (不可控環(huán)境不可控環(huán)境) ) 的復(fù)位信號(hào)的復(fù)位信號(hào)“釋放釋放”問題。而問題。而這個(gè)問題可能導(dǎo)致芯片進(jìn)入未知的亞穩(wěn)態(tài)這個(gè)問題可能導(dǎo)致芯片進(jìn)入未知的亞穩(wěn)態(tài), , 從而讓所有的復(fù)位都失效。從而讓所有的復(fù)位都失效。 tremovaltrecoverytclk-qtMETtrecovery ( recovery t ime) 指的是原本有效的異步復(fù)位信號(hào)釋放(對低電平有效的復(fù)位來說就是上跳沿) 與緊跟其后的第一個(gè)時(shí)鐘有效沿之間所必須的最小時(shí)間。tremoval ( removal t ime) 指的是時(shí)鐘有效沿與緊跟其后的原本有效的

29、異步復(fù)位信號(hào)變得無效之間所必須的最小時(shí)間。tclk- q是觸發(fā)器時(shí)鐘端到Q 端的延時(shí), tM ET 是保證亞穩(wěn)態(tài)不傳播到下一級(jí)所允許的亞穩(wěn)態(tài)持續(xù)的最大時(shí)間亞穩(wěn)態(tài)的評(píng)估亞穩(wěn)態(tài)的評(píng)估 出現(xiàn)亞穩(wěn)態(tài)的平均時(shí)間常用平均無故障時(shí)間MTBF (Mean Time Between Failures) 來表示tM ET是保證亞穩(wěn)態(tài)不傳播到下一級(jí)所允許的亞穩(wěn)態(tài)持續(xù)的最大時(shí)間; C1 和C2 是與觸發(fā)器性質(zhì)有關(guān)的常數(shù); f CLOCK是時(shí)鐘頻率; f RESET是異步復(fù)位信號(hào)的變換頻率; 假設(shè)整個(gè)FPGA 中有N 個(gè)異步復(fù)位的觸發(fā)器,每個(gè)觸發(fā)器的復(fù)位信號(hào)都是與時(shí)鐘信號(hào)異步, 若每個(gè)觸發(fā)器的M TBF 都由上述公式得

30、出, 則整個(gè)芯片的平均無故障時(shí)間MTBFC 將是:N 106,MTBFc 將以秒為單位，亞穩(wěn)態(tài)的影響將非常大tM ETMTBF0.05約28分鐘0.23 約223分鐘0.57 約86小時(shí)0.73 約87天隨著兩級(jí)觸發(fā)器間tMET時(shí)間的增大，MTBF呈指數(shù)增大。假設(shè)時(shí)鐘頻率fclock為310MHz，freset為1Hz，當(dāng)tMET達(dá)到2.2ns時(shí)，大約10year發(fā)生1次錯(cuò)誤問題的解決問題的解決復(fù)位同步器的使用將異步復(fù)位信號(hào)變成與時(shí)鐘同步的復(fù)位信號(hào)復(fù)位同步器的使用將異步復(fù)位信號(hào)變成與時(shí)鐘同步的復(fù)位信號(hào), 同時(shí)同時(shí)使用兩級(jí)觸發(fā)器組成復(fù)位同步器又使得同步器本身發(fā)生亞穩(wěn)態(tài)的可能大大減少使用兩級(jí)觸發(fā)器

31、組成復(fù)位同步器又使得同步器本身發(fā)生亞穩(wěn)態(tài)的可能大大減少; 復(fù)位約束在全局時(shí)鐘上糾正了主復(fù)位信號(hào)傳播到各目的觸發(fā)器的傳播復(fù)位約束在全局時(shí)鐘上糾正了主復(fù)位信號(hào)傳播到各目的觸發(fā)器的傳播延時(shí)差異延時(shí)差異, 保證復(fù)位信號(hào)傳播的一致。保證復(fù)位信號(hào)傳播的一致。約束在全局約束在全局時(shí)鐘上時(shí)鐘上若單個(gè)觸發(fā)器MTBF是10年，兩個(gè)觸發(fā)器則為1000年為什么要用兩級(jí)觸發(fā)器作同步器？為什么要用兩級(jí)觸發(fā)器作同步器？對于兩級(jí)觸發(fā)器的同步器的平均無故障時(shí)間MTBF計(jì)算如下：很少變化很少變化M TBF (1) 以年為單位, 若M TBF (1) 為100年, 則M TBF (2) 大約為10000 年。MTBF足夠大，因此采

32、用兩級(jí)觸發(fā)器組成的復(fù)位同步器基本上將亞穩(wěn)態(tài)問題降到了可以容忍的地步。克服亞穩(wěn)態(tài)的方法兩級(jí)觸發(fā)器級(jí)聯(lián)同步過程兩級(jí)觸發(fā)器級(jí)聯(lián)同步過程電平信號(hào)的同步電平信號(hào)的同步克服亞穩(wěn)態(tài)的方法兩級(jí)觸發(fā)器級(jí)聯(lián)同步過程兩級(jí)觸發(fā)器級(jí)聯(lián)同步過程跳變沿的同步跳變沿的同步克服亞穩(wěn)態(tài)的方法兩級(jí)觸發(fā)器級(jí)聯(lián)同步過程兩級(jí)觸發(fā)器級(jí)聯(lián)同步過程脈沖信號(hào)的同步脈沖信號(hào)的同步異步信號(hào)脈沖的長度超過兩個(gè)時(shí)鐘周期，在最終的輸出端仍然只是出現(xiàn)一個(gè)時(shí)鐘周期寬的脈沖；異步信號(hào)脈沖的長度超過兩個(gè)時(shí)鐘周期，在最終的輸出端仍然只是出現(xiàn)一個(gè)時(shí)鐘周期寬的脈沖；如果輸入兩次的異步信號(hào)脈沖間隔小于兩個(gè)時(shí)鐘周期，最終輸出同步信號(hào)脈寬超過一個(gè)時(shí)鐘周期如果輸入兩次的異步信號(hào)脈沖間隔小于兩個(gè)時(shí)鐘周期，最終輸出同步信號(hào)脈寬超過一個(gè)時(shí)鐘周期克服亞穩(wěn)態(tài)的方法兩級(jí)觸發(fā)器級(jí)聯(lián)同步過程兩級(jí)觸發(fā)器級(jí)聯(lián)同步過程電