電子科技大學(xué)ASIC導(dǎo)論課件

1、主要內(nèi)容主要內(nèi)容專用集成電路設(shè)計(jì)概況專用集成電路設(shè)計(jì)概況 專用集成電路基本結(jié)構(gòu)專用集成電路基本結(jié)構(gòu) 專用集成電路設(shè)計(jì)方法專用集成電路設(shè)計(jì)方法 專用集成電路子系統(tǒng)設(shè)計(jì)專用集成電路子系統(tǒng)設(shè)計(jì) 第一章第一章 ASIC概況概況（設(shè)計(jì)工藝工具環(huán)境）（設(shè)計(jì)工藝工具環(huán)境）1.1 緒論：緒論：專用集成電路：專用集成電路：ASIC（Application Specific Integrated Circuits） ASIC技術(shù)是技術(shù)是在集成電路發(fā)展的基礎(chǔ)上，結(jié)合電在集成電路發(fā)展的基礎(chǔ)上，結(jié)合電路和系統(tǒng)的設(shè)計(jì)方法，利用路和系統(tǒng)的設(shè)計(jì)方法，利用ICCAD/EAD等計(jì)算等計(jì)算機(jī)輔助技術(shù)和設(shè)計(jì)工具，發(fā)展而來的一種把實(shí)機(jī)

2、輔助技術(shù)和設(shè)計(jì)工具，發(fā)展而來的一種把實(shí)用電路或電路系統(tǒng)集成化的設(shè)計(jì)方法。用電路或電路系統(tǒng)集成化的設(shè)計(jì)方法。 定義：定義：將某種特定應(yīng)用電路或電路系統(tǒng)用集成電路的將某種特定應(yīng)用電路或電路系統(tǒng)用集成電路的設(shè)計(jì)方法制造到一片半導(dǎo)體芯片上的技術(shù)稱為設(shè)計(jì)方法制造到一片半導(dǎo)體芯片上的技術(shù)稱為ASIC技術(shù)。技術(shù)。指電子系統(tǒng)特定的，按用戶特定要求制作的低指電子系統(tǒng)特定的，按用戶特定要求制作的低成本、研制周期短的和。成本、研制周期短的和。第一次（第一次（二十世紀(jì)二十世紀(jì)90年代前）年代前）第二次（二十世第二次（二十世紀(jì)紀(jì)90年代開始）年代開始） 第三次（二十第三次（二十一世紀(jì)開始）一世紀(jì)開始）設(shè)備設(shè)備/材料材料

3、設(shè)備設(shè)備/材料材料設(shè)備設(shè)備/材料材料Foundry+Design(with Fab)Design house(Fabless)IP(Chipless)Chip(Design, Fabless)Foundry(Process)Foundry(Process)測(cè)試測(cè)試/封裝封裝測(cè)試測(cè)試/封裝封裝測(cè)試測(cè)試/封裝封裝1.硅產(chǎn)業(yè)結(jié)構(gòu)的演變過程硅產(chǎn)業(yè)結(jié)構(gòu)的演變過程設(shè)計(jì)方法設(shè)計(jì)方法設(shè)計(jì)工具設(shè)計(jì)工具設(shè)計(jì)特點(diǎn)設(shè)計(jì)特點(diǎn)第一代第一代CAD（computer aided design）16位小型機(jī)位小型機(jī)以交互式圖形編輯和設(shè)計(jì)規(guī)則檢查為特以交互式圖形編輯和設(shè)計(jì)規(guī)則檢查為特點(diǎn)的物理級(jí)設(shè)計(jì)：邏輯圖輸入、邏輯模點(diǎn)的物理級(jí)設(shè)

4、計(jì)：邏輯圖輸入、邏輯模擬、電路模擬、版圖設(shè)計(jì)、版圖編輯驗(yàn)擬、電路模擬、版圖設(shè)計(jì)、版圖編輯驗(yàn)證分別進(jìn)行，對(duì)結(jié)果需多次比較和修改證分別進(jìn)行，對(duì)結(jié)果需多次比較和修改第二代第二代CAE（computer-aided engineering）工程工作站工程工作站（32位）位）較完整的設(shè)計(jì)系統(tǒng)：邏輯圖輸入、測(cè)試較完整的設(shè)計(jì)系統(tǒng)：邏輯圖輸入、測(cè)試碼生成、邏輯模擬、版圖設(shè)計(jì)、版圖編碼生成、邏輯模擬、版圖設(shè)計(jì)、版圖編輯驗(yàn)證于一體輯驗(yàn)證于一體包括門陣列、標(biāo)準(zhǔn)單元的設(shè)計(jì)工具和單包括門陣列、標(biāo)準(zhǔn)單元的設(shè)計(jì)工具和單元庫(kù)，自動(dòng)布局布線元庫(kù)，自動(dòng)布局布線引入引入LVS第三代第三代HDL兩種語(yǔ)言：兩種語(yǔ)言：VHDLVeril

5、og HDL1.引入行為綜合和邏輯綜合工具引入行為綜合和邏輯綜合工具,采用較采用較高的抽象層次設(shè)計(jì)、并按層次式方法進(jìn)高的抽象層次設(shè)計(jì)、并按層次式方法進(jìn)行管理行管理,大大提高處理復(fù)雜設(shè)計(jì)的能力大大提高處理復(fù)雜設(shè)計(jì)的能力2.設(shè)計(jì)周期大幅縮短設(shè)計(jì)周期大幅縮短,速度功耗獲得優(yōu)化速度功耗獲得優(yōu)化1.設(shè)計(jì)方法、設(shè)計(jì)工具的演變過程設(shè)計(jì)方法、設(shè)計(jì)工具的演變過程1.設(shè)計(jì)步驟設(shè)計(jì)步驟bottom-up 由底向由底向上上top-down自頂向自頂向下下“自底向上自底向上”（Bottom-up） “自底向上自底向上”的設(shè)計(jì)路線，即自工藝開始，先進(jìn)行單的設(shè)計(jì)路線，即自工藝開始，先進(jìn)行單元設(shè)計(jì)，在精心設(shè)計(jì)好各單元后逐步向

6、上進(jìn)行功能塊、子元設(shè)計(jì)，在精心設(shè)計(jì)好各單元后逐步向上進(jìn)行功能塊、子系統(tǒng)設(shè)計(jì)，直至最終完成整個(gè)系統(tǒng)設(shè)計(jì)。在模擬系統(tǒng)設(shè)計(jì)，直至最終完成整個(gè)系統(tǒng)設(shè)計(jì)。在模擬IC和較簡(jiǎn)和較簡(jiǎn)單的數(shù)字單的數(shù)字IC設(shè)計(jì)中，大多仍采用設(shè)計(jì)中，大多仍采用“自底向上自底向上”的設(shè)計(jì)方的設(shè)計(jì)方法法 ?！白皂斚蛳伦皂斚蛳隆保═op-down） 其設(shè)計(jì)步驟與其設(shè)計(jì)步驟與“自底向上自底向上”步驟相反。設(shè)計(jì)者首先進(jìn)步驟相反。設(shè)計(jì)者首先進(jìn)行行為設(shè)計(jì)；其次進(jìn)行結(jié)構(gòu)設(shè)計(jì)；接著把各子單元轉(zhuǎn)換成行行為設(shè)計(jì)；其次進(jìn)行結(jié)構(gòu)設(shè)計(jì)；接著把各子單元轉(zhuǎn)換成邏輯圖或電路圖；最后將電路圖轉(zhuǎn)換成版圖。邏輯圖或電路圖；最后將電路圖轉(zhuǎn)換成版圖。1.5正向設(shè)計(jì)和逆向設(shè)計(jì)

7、正向設(shè)計(jì)和逆向設(shè)計(jì)正向設(shè)計(jì)：正向設(shè)計(jì)：通常指實(shí)現(xiàn)一個(gè)新的設(shè)計(jì)通常指實(shí)現(xiàn)一個(gè)新的設(shè)計(jì)逆向設(shè)計(jì)：逆向設(shè)計(jì)：剖析別人設(shè)計(jì)的基礎(chǔ)上進(jìn)行某種修剖析別人設(shè)計(jì)的基礎(chǔ)上進(jìn)行某種修改或改進(jìn)改或改進(jìn)1.5.1正向設(shè)計(jì)描述正向設(shè)計(jì)描述系統(tǒng)設(shè)計(jì)：系統(tǒng)設(shè)計(jì)：根據(jù)用戶對(duì)功能和性能的要求進(jìn)行總體設(shè)計(jì)根據(jù)用戶對(duì)功能和性能的要求進(jìn)行總體設(shè)計(jì)邏輯設(shè)計(jì)：邏輯設(shè)計(jì)：確定邏輯功能，劃分功能塊確定邏輯功能，劃分功能塊(電路設(shè)計(jì)：電路設(shè)計(jì)：確定電路拓?fù)浣Y(jié)構(gòu)和元器件參數(shù)確定電路拓?fù)浣Y(jié)構(gòu)和元器件參數(shù)版圖設(shè)計(jì)：版圖設(shè)計(jì)：版圖編輯、布局、布線、版圖驗(yàn)證版圖編輯、布局、布線、版圖驗(yàn)證工藝設(shè)計(jì)：工藝設(shè)計(jì)：系統(tǒng)測(cè)試：系統(tǒng)測(cè)試：（確定測(cè)試矢量、管腳安排、

8、測(cè)試方案）（確定測(cè)試矢量、管腳安排、測(cè)試方案） 是指由電路指標(biāo)、功能出發(fā)，進(jìn)行邏輯設(shè)計(jì)是指由電路指標(biāo)、功能出發(fā)，進(jìn)行邏輯設(shè)計(jì)(子系統(tǒng)設(shè)子系統(tǒng)設(shè)計(jì)計(jì))，再由邏輯圖進(jìn)行電路設(shè)計(jì)，最后由電路進(jìn)行版圖設(shè)計(jì)，再由邏輯圖進(jìn)行電路設(shè)計(jì)，最后由電路進(jìn)行版圖設(shè)計(jì)，同時(shí)還要進(jìn)行工藝設(shè)計(jì)。同時(shí)還要進(jìn)行工藝設(shè)計(jì)。 其設(shè)計(jì)流程如下：其設(shè)計(jì)流程如下：1.5.2逆向設(shè)計(jì)描述逆向設(shè)計(jì)描述(1)樣品分析與測(cè)試：樣品分析與測(cè)試：系統(tǒng)分析與測(cè)試、結(jié)構(gòu)分析、外圍電路測(cè)試系統(tǒng)分析與測(cè)試、結(jié)構(gòu)分析、外圍電路測(cè)試 (2)解剖管芯：解剖管芯：腐蝕各層腐蝕各層(3)管芯平面圖的獲得：管芯平面圖的獲得：通過顯微照相或高精度圖象系統(tǒng)通過顯微照相或

9、高精度圖象系統(tǒng) 又稱解剖分析，即對(duì)實(shí)際芯片進(jìn)行腐蝕、照相，從得到又稱解剖分析，即對(duì)實(shí)際芯片進(jìn)行腐蝕、照相，從得到的版圖進(jìn)行邏輯提取，進(jìn)而分析其基本功能及原理以期獲的版圖進(jìn)行邏輯提取，進(jìn)而分析其基本功能及原理以期獲得原設(shè)計(jì)思想。其作用如下：得原設(shè)計(jì)思想。其作用如下： 仿制仿制(在原產(chǎn)品的基礎(chǔ)上綜合各家優(yōu)點(diǎn)，推出更先進(jìn)的在原產(chǎn)品的基礎(chǔ)上綜合各家優(yōu)點(diǎn)，推出更先進(jìn)的產(chǎn)品產(chǎn)品)； 可獲取先進(jìn)的集成電路設(shè)計(jì)和制造的秘密可獲取先進(jìn)的集成電路設(shè)計(jì)和制造的秘密(包括設(shè)計(jì)思包括設(shè)計(jì)思想、版圖設(shè)計(jì)技術(shù)、制造工藝等想、版圖設(shè)計(jì)技術(shù)、制造工藝等)。 （）電路圖提?。海ǎ╇娐穲D提取：版圖轉(zhuǎn)化為電路圖、邏輯與電路提版圖轉(zhuǎn)化

10、為電路圖、邏輯與電路提??；取；(6)電路仿真：電路仿真：(7)轉(zhuǎn)入正向設(shè)計(jì)中的版圖階段：轉(zhuǎn)入正向設(shè)計(jì)中的版圖階段：T TT自頂向下自頂向下 由底向上由底向上 正正向向設(shè)設(shè)計(jì)計(jì) 行為設(shè)計(jì)行為設(shè)計(jì)結(jié)構(gòu)設(shè)計(jì)結(jié)構(gòu)設(shè)計(jì)邏輯設(shè)計(jì)邏輯設(shè)計(jì)電路設(shè)計(jì)電路設(shè)計(jì)版圖設(shè)計(jì)版圖設(shè)計(jì)系統(tǒng)劃分、分解系統(tǒng)劃分、分解單元設(shè)計(jì)單元設(shè)計(jì)功能塊設(shè)計(jì)功能塊設(shè)計(jì)子系統(tǒng)設(shè)計(jì)子系統(tǒng)設(shè)計(jì)系統(tǒng)總成系統(tǒng)總成 逆逆向向設(shè)設(shè)計(jì)計(jì) 版圖解析版圖解析電路圖提取電路圖提取功能分析功能分析結(jié)構(gòu)修改結(jié)構(gòu)修改邏輯設(shè)計(jì)邏輯設(shè)計(jì)電路設(shè)計(jì)電路設(shè)計(jì)版圖設(shè)計(jì)版圖設(shè)計(jì) 版圖解析版圖解析電路圖提取電路圖提取功能分析功能分析單元設(shè)計(jì)單元設(shè)計(jì)功能塊設(shè)計(jì)功能塊設(shè)計(jì)子系統(tǒng)設(shè)計(jì)子系統(tǒng)設(shè)

11、計(jì)系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì) ASIC設(shè)計(jì)工具是建立在計(jì)算機(jī)系統(tǒng)平臺(tái)設(shè)計(jì)工具是建立在計(jì)算機(jī)系統(tǒng)平臺(tái)之上的一系列設(shè)計(jì)軟件。設(shè)計(jì)過程包括之上的一系列設(shè)計(jì)軟件。設(shè)計(jì)過程包括兩個(gè)主要的子過程：兩個(gè)主要的子過程：邏輯、電路設(shè)計(jì)與邏輯、電路設(shè)計(jì)與版圖設(shè)計(jì)版圖設(shè)計(jì)。相應(yīng)地，設(shè)計(jì)軟件也以邏輯、相應(yīng)地，設(shè)計(jì)軟件也以邏輯、電路的設(shè)計(jì)和分析軟件以及版圖設(shè)計(jì)和電路的設(shè)計(jì)和分析軟件以及版圖設(shè)計(jì)和分析軟件為基本模塊分析軟件為基本模塊。隨著集成電路技。隨著集成電路技術(shù)與軟件水平的進(jìn)步，設(shè)計(jì)軟件也不斷術(shù)與軟件水平的進(jìn)步，設(shè)計(jì)軟件也不斷地得到完善和發(fā)展，已由簡(jiǎn)單的輔助設(shè)地得到完善和發(fā)展，已由簡(jiǎn)單的輔助設(shè)計(jì)軟件，逐步地成為完善的設(shè)計(jì)系統(tǒng)。

12、計(jì)軟件，逐步地成為完善的設(shè)計(jì)系統(tǒng)。1.6 發(fā)展的特點(diǎn)：發(fā)展的特點(diǎn)：特征尺寸越來越?。ㄌ卣鞒叽缭絹碓叫。?.065um）硅圓片尺寸越來越大（硅圓片尺寸越來越大（8inch12inch）芯片集成度越來越大（芯片集成度越來越大（2000K）時(shí)鐘速度越來越高（時(shí)鐘速度越來越高（ 500MHz）電源電壓電源電壓/單位功耗越來越低（單位功耗越來越低（1.0V）布線層數(shù)布線層數(shù)/I/0引腳越來越多（引腳越來越多（9層層/1200）1.7 產(chǎn)業(yè)現(xiàn)狀產(chǎn)業(yè)現(xiàn)狀(產(chǎn)品技術(shù)、運(yùn)銷渠道、應(yīng)用、產(chǎn)品技術(shù)、運(yùn)銷渠道、應(yīng)用、設(shè)計(jì)業(yè)特點(diǎn)、制造業(yè)、產(chǎn)業(yè)群）設(shè)計(jì)業(yè)特點(diǎn)、制造業(yè)、產(chǎn)業(yè)群）產(chǎn)品技術(shù)：產(chǎn)品技術(shù)：30-45納米實(shí)驗(yàn)室轉(zhuǎn)為市

13、場(chǎng)納米實(shí)驗(yàn)室轉(zhuǎn)為市場(chǎng) SOC已成為國(guó)際已成為國(guó)際VLSI發(fā)展趨勢(shì)和主流發(fā)展趨勢(shì)和主流運(yùn)銷渠道：多樣化模式（面向大客戶的直銷渠道日益受到廠運(yùn)銷渠道：多樣化模式（面向大客戶的直銷渠道日益受到廠 商重視）商重視）應(yīng)應(yīng) 用：用：DTV,3G,汽車汽車設(shè)計(jì)業(yè)特點(diǎn)：設(shè)計(jì)業(yè)特點(diǎn)：規(guī)模規(guī)模 2001年的年的95家家-2002年的年的286家家- 2003 年的年的363家家-2004年的年的479家家 七個(gè)產(chǎn)業(yè)化基地七個(gè)產(chǎn)業(yè)化基地 水平水平（CPU-方舟，龍芯，眾志，方舟，龍芯，眾志，DSP- HDTV-MPEG2中星微）中星微）制制 造造 業(yè)：業(yè)：SGNEC,華越，上華，華越，上華，ASMC,SMIC,SI

14、MBCD,產(chǎn)產(chǎn) 業(yè)業(yè) 群：長(zhǎng)三角，京津環(huán)渤海灣，珠三角群：長(zhǎng)三角，京津環(huán)渤海灣，珠三角1.7.1理解摩爾定律的偉大經(jīng)濟(jì)意義理解摩爾定律的偉大經(jīng)濟(jì)意義每過每過18個(gè)月個(gè)月, IC中晶體管的集成度增加一倍中晶體管的集成度增加一倍.微微 米米 時(shí)時(shí) 代代 : 3um-2um-1.2um-亞亞 微微 米米 時(shí)時(shí) 代代 : 0.8um-0.5um-深亞微米時(shí)代深亞微米時(shí)代 : 0.35um-0.25um-0.18um- 0.13um- 納納 米米 時(shí)時(shí) 代代 : 0.09um(90nm)-60nm-45nm-30nm 1.7.2 半導(dǎo)體工業(yè)的步伐半導(dǎo)體工業(yè)的步伐1.7.3國(guó)內(nèi)設(shè)計(jì)企業(yè)概況國(guó)內(nèi)設(shè)計(jì)企業(yè)概況

15、 2010年前十名企業(yè)年前十名企業(yè) 共有設(shè)計(jì)企業(yè)共有設(shè)計(jì)企業(yè)479479家，家，0505年設(shè)計(jì)企業(yè)銷售額年設(shè)計(jì)企業(yè)銷售額124.3124.3億元，其中億元，其中銷售額過億元的企業(yè)共銷售額過億元的企業(yè)共1717家，其中前十名企業(yè)排行如上圖所示。家，其中前十名企業(yè)排行如上圖所示。1.7.4國(guó)內(nèi)設(shè)計(jì)企業(yè)概況國(guó)內(nèi)設(shè)計(jì)企業(yè)概況 2011年前十名設(shè)計(jì)企業(yè)年前十名設(shè)計(jì)企業(yè)2005年年排名排名企業(yè)名稱企業(yè)名稱2005年銷售額年銷售額（萬元）（萬元）增長(zhǎng)率增長(zhǎng)率（%）2004年年 排名排名1珠海炬力微電子設(shè)計(jì)有限公司珠海炬力微電子設(shè)計(jì)有限公司12575017332北京中星微電子有限公司北京中星微電子有限公司76

16、82282.953中國(guó)華大微電子設(shè)計(jì)有限責(zé)任公司中國(guó)華大微電子設(shè)計(jì)有限責(zé)任公司640754144杭州士蘭微電子股份有限公司杭州士蘭微電子股份有限公司605771925大唐微電子技術(shù)有限公司大唐微電子技術(shù)有限公司57234-2416上海華虹微電子有限責(zé)任公司上海華虹微電子有限責(zé)任公司3733095.497杭州友旺電子有限公司杭州友旺電子有限公司250611.578紹興芯谷科技有限公司紹興芯谷科技有限公司23397-7.469北京清華同方微電子有限公司北京清華同方微電子有限公司23214NANA10無錫華潤(rùn)矽科微電子有限公司無錫華潤(rùn)矽科微電子有限公司2283008 總計(jì)總計(jì)516290前十家企業(yè)銷

17、售額占設(shè)計(jì)業(yè)銷售額的比重前十家企業(yè)銷售額占設(shè)計(jì)業(yè)銷售額的比重41.6%1.7.5中國(guó)半導(dǎo)體產(chǎn)業(yè)主要集聚地區(qū)中國(guó)半導(dǎo)體產(chǎn)業(yè)主要集聚地區(qū)1.7.6長(zhǎng)三角地區(qū)半導(dǎo)體企業(yè)概況長(zhǎng)三角地區(qū)半導(dǎo)體企業(yè)概況據(jù)不完全統(tǒng)計(jì)，江浙滬共有各類微電子企業(yè)據(jù)不完全統(tǒng)計(jì)，江浙滬共有各類微電子企業(yè)489489家家：省市省市微電子行業(yè)微電子行業(yè)分立器件分立器件設(shè)備材料設(shè)備材料行業(yè)行業(yè)小計(jì)小計(jì)設(shè)計(jì)設(shè)計(jì)制造制造封裝封裝制造制造封裝封裝上海市上海市15011204101840253江蘇省江蘇省16501017142740174浙江省浙江省1220511221062總計(jì)總計(jì)24826482039108489 長(zhǎng)三角占中國(guó)長(zhǎng)三角占中國(guó)2

18、.2%的陸地面積，的陸地面積，10.6%的人口，創(chuàng)造的人口，創(chuàng)造了中國(guó)了中國(guó)22.1%的的GDP、24.5%的財(cái)政收入、的財(cái)政收入、60%的外商投資的外商投資和和28.5%的進(jìn)出口總額。的進(jìn)出口總額。China Semiconductor Industry Market Demand Vs Supply111418253541516376901032.22.33.24.36.67.99.712.115.419.324.2-2040608010012020002001200220032004200520062007200820092010DemandSupply1.7.71.7.7中國(guó)半導(dǎo)體的需

19、求與產(chǎn)出間的缺口巨大中國(guó)半導(dǎo)體的需求與產(chǎn)出間的缺口巨大Unit: USD BillionSource: CCID Consulting1.7.8 我國(guó)微電子進(jìn)出口預(yù)測(cè)我國(guó)微電子進(jìn)出口預(yù)測(cè) “十一五十一五”期間，微電子進(jìn)口額將以期間，微電子進(jìn)口額將以15%15%以上的年均增長(zhǎng)率增以上的年均增長(zhǎng)率增長(zhǎng)，預(yù)計(jì)到長(zhǎng)，預(yù)計(jì)到20102010年我國(guó)每年進(jìn)口微電子金額將超過年我國(guó)每年進(jìn)口微電子金額將超過900900億美元，億美元，微電子貿(mào)易逆差將會(huì)繼續(xù)擴(kuò)大。微電子貿(mào)易逆差將會(huì)繼續(xù)擴(kuò)大。 1.7.9 20051.7.9 2005年我國(guó)集成電路市場(chǎng)產(chǎn)品構(gòu)成年我國(guó)集成電路市場(chǎng)產(chǎn)品構(gòu)成 集成電路市場(chǎng)按整機(jī)應(yīng)用劃分，

20、可分為計(jì)算機(jī)類、消費(fèi)類、集成電路市場(chǎng)按整機(jī)應(yīng)用劃分，可分為計(jì)算機(jī)類、消費(fèi)類、通信類等不同類別。這三類占了整個(gè)市場(chǎng)的通信類等不同類別。這三類占了整個(gè)市場(chǎng)的78%78%。1.8 微電子產(chǎn)業(yè)鏈概念微電子產(chǎn)業(yè)鏈概念整機(jī)系統(tǒng)提出應(yīng)用需求整機(jī)系統(tǒng)提出應(yīng)用需求 集成電路設(shè)計(jì)集成電路設(shè)計(jì)計(jì)算機(jī)與網(wǎng)絡(luò)、通信（有線、無線、光通信、衛(wèi)星通信）數(shù)字音視頻（電視機(jī)、視盤機(jī)DVD、MP3播放器、音響）IC卡（身份認(rèn)證）與電子標(biāo)簽、汽車電子、生物電子、工業(yè)自動(dòng)化 EDA工具、服務(wù)器、個(gè)人計(jì)算機(jī)(PC)、工程技術(shù)人員 集成電路制造集成電路制造廠房、動(dòng)力、材料（硅片、化合物半導(dǎo)體材料）、專用設(shè)備、儀器（光刻機(jī)、刻蝕機(jī)、注入機(jī)）

21、集成電路封裝集成電路封裝集成電路測(cè)試集成電路測(cè)試 劃片機(jī)、粘片機(jī)、鍵合機(jī)、包封機(jī)、切筋打彎?rùn)C(jī)、芯片、塑封料、引線框架、金絲 測(cè)試設(shè)備、測(cè)試程序、測(cè)試夾具、測(cè)試探針卡、測(cè)試、分選、包裝集成電路應(yīng)用集成電路應(yīng)用 電腦及網(wǎng)絡(luò)、通信及終端（手機(jī)） 、電視機(jī)、DVD、數(shù)碼相機(jī)、其他1.8.1芯片制造加工能力情況芯片制造加工能力情況 20092009年底，國(guó)內(nèi)擁有微電子芯片生產(chǎn)線年底，國(guó)內(nèi)擁有微電子芯片生產(chǎn)線 1212英寸生產(chǎn)線英寸生產(chǎn)線2 2條條 8 8英寸生產(chǎn)線英寸生產(chǎn)線1616條條 6 6英寸英寸8 8條條 5 5英寸生產(chǎn)線英寸生產(chǎn)線8 8條條 4 4英寸生產(chǎn)線英寸生產(chǎn)線1515條條 國(guó)內(nèi)芯片制造行

22、業(yè)的總投片能力已經(jīng)達(dá)到國(guó)內(nèi)芯片制造行業(yè)的總投片能力已經(jīng)達(dá)到68.568.5萬片萬片/ /月月 1212英寸英寸1.51.5萬片萬片/ /月月 8 8英寸英寸3838萬片萬片/ /月月 6 6英寸英寸1818萬片萬片/ /月月 5 5英寸英寸1111萬片萬片/ /月月1.8.2 ASIC1.8.2 ASIC設(shè)計(jì)技術(shù)發(fā)展趨勢(shì)設(shè)計(jì)技術(shù)發(fā)展趨勢(shì) 隨著微電子產(chǎn)業(yè)的進(jìn)一步分工細(xì)化，設(shè)計(jì)技術(shù)出現(xiàn)了4次大的飛躍；90年代中后期以來，以硅知識(shí)產(chǎn)權(quán)核（IP Core）復(fù)用為基礎(chǔ)的SoC設(shè)計(jì)日漸成為IC設(shè)計(jì)的重要方法；高集成度、高頻高速、低功耗、低電壓供電成為設(shè)計(jì)趨勢(shì)。1.8.3 封裝、測(cè)試企業(yè)概況封裝、測(cè)試企業(yè)概

23、況 目前國(guó)內(nèi)封裝測(cè)試企業(yè)已經(jīng)達(dá)到目前國(guó)內(nèi)封裝測(cè)試企業(yè)已經(jīng)達(dá)到110110余家。余家。 其中年封裝量超過其中年封裝量超過1 1億塊的企業(yè)已經(jīng)超過億塊的企業(yè)已經(jīng)超過2020家。家。 20072007年國(guó)內(nèi)微電子總封裝能力已經(jīng)達(dá)到年國(guó)內(nèi)微電子總封裝能力已經(jīng)達(dá)到250250億塊。億塊。 20072007年封裝業(yè)的銷售額年封裝業(yè)的銷售額344.9344.9億元。億元。 封裝形式，封裝形式，DIPDIP、SOPSOP、QFPQFP等都已經(jīng)大批量生產(chǎn)，等都已經(jīng)大批量生產(chǎn)，PGAPGA、BGABGA、MCMMCM等新型封裝形式已開始形成規(guī)模生產(chǎn)能力。等新型封裝形式已開始形成規(guī)模生產(chǎn)能力。 IC設(shè)計(jì)設(shè)計(jì): 書的

24、寫作書的寫作 IC制造制造: 書的印刷書的印刷 IC封裝封裝: 書的裝訂書的裝訂1.8.4產(chǎn)業(yè)環(huán)節(jié)之間的關(guān)系：產(chǎn)業(yè)環(huán)節(jié)之間的關(guān)系：1.9 描述描述ASIC工藝技術(shù)水平的幾個(gè)技術(shù)指標(biāo)工藝技術(shù)水平的幾個(gè)技術(shù)指標(biāo)集成度集成度（Integration Level） 是以一個(gè)是以一個(gè)IC芯片所包含的元件芯片所包含的元件(晶體管或門晶體管或門/數(shù)數(shù))來衡量。隨著來衡量。隨著集成度的提高，使集成度的提高，使IC及使用及使用IC的電子設(shè)備的功能增強(qiáng)、速度和可的電子設(shè)備的功能增強(qiáng)、速度和可靠性提高、功耗降低、體積和重量減小、產(chǎn)品成本下降，從而提靠性提高、功耗降低、體積和重量減小、產(chǎn)品成本下降，從而提高了性能高了

25、性能/價(jià)格比，不斷擴(kuò)大其應(yīng)用領(lǐng)域，因此集成度是價(jià)格比，不斷擴(kuò)大其應(yīng)用領(lǐng)域，因此集成度是IC技術(shù)進(jìn)技術(shù)進(jìn)步的標(biāo)志。為了提高集成度采取了增大芯片面積、縮小器件特征步的標(biāo)志。為了提高集成度采取了增大芯片面積、縮小器件特征尺寸、改進(jìn)電路及結(jié)構(gòu)設(shè)計(jì)等措施。為節(jié)省芯片面積普遍采用了尺寸、改進(jìn)電路及結(jié)構(gòu)設(shè)計(jì)等措施。為節(jié)省芯片面積普遍采用了多層布線結(jié)構(gòu)，現(xiàn)已達(dá)到多層布線結(jié)構(gòu)，現(xiàn)已達(dá)到9層布線晶片集成層布線晶片集成(WaferScale Integration-WSI)和三維集成技術(shù)也正在研究開發(fā)。自和三維集成技術(shù)也正在研究開發(fā)。自IC問世以問世以來，集成度不斷提高，現(xiàn)正邁向特大規(guī)模集成來，集成度不斷提高，現(xiàn)正

26、邁向特大規(guī)模集成(GigaScale Integration-GSl)。從電子系統(tǒng)的角度來看，集成度的提高使。從電子系統(tǒng)的角度來看，集成度的提高使IC進(jìn)進(jìn)入系統(tǒng)集成或片上系統(tǒng)入系統(tǒng)集成或片上系統(tǒng)(SoC)的時(shí)代。的時(shí)代。特征尺寸特征尺寸(Feature Size) 特征尺寸定義為器件中最小線條寬度特征尺寸定義為器件中最小線條寬度(對(duì)對(duì)MOS器件而器件而言，通常指器件柵電極所決定的溝道幾何長(zhǎng)度言，通常指器件柵電極所決定的溝道幾何長(zhǎng)度)，也可定義為，也可定義為最小線條寬度與線條間距之和的一半。減小特征尺寸是提高集最小線條寬度與線條間距之和的一半。減小特征尺寸是提高集成度、改進(jìn)器件性能的關(guān)鍵。特征尺

27、寸的減小主要取決于光刻成度、改進(jìn)器件性能的關(guān)鍵。特征尺寸的減小主要取決于光刻技術(shù)的改進(jìn)。技術(shù)的改進(jìn)。芯片面積芯片面積(Chip Area) 隨著集成度的提高，每芯片所包含的晶體管數(shù)不斷增多，隨著集成度的提高，每芯片所包含的晶體管數(shù)不斷增多，平均芯片面積也隨之增大。芯片面積的增大也帶來一系列新的平均芯片面積也隨之增大。芯片面積的增大也帶來一系列新的問題。如大芯片封裝技術(shù)、成品率以及由于每個(gè)大圓片所含芯問題。如大芯片封裝技術(shù)、成品率以及由于每個(gè)大圓片所含芯片數(shù)減少而引起的生產(chǎn)效率降低等。但后一問題可通過增大晶片數(shù)減少而引起的生產(chǎn)效率降低等。但后一問題可通過增大晶片直徑來解決。片直徑來解決。晶片直徑

28、晶片直徑(Wafer Diameter) 為了提高集成度，可適當(dāng)增大芯片面積然而，芯片面為了提高集成度，可適當(dāng)增大芯片面積然而，芯片面積的增大導(dǎo)致每個(gè)圓片內(nèi)包含的芯片數(shù)減少，從而使生產(chǎn)效積的增大導(dǎo)致每個(gè)圓片內(nèi)包含的芯片數(shù)減少，從而使生產(chǎn)效率降低，成本高。采用更大直徑的晶片可解決這一問題。率降低，成本高。采用更大直徑的晶片可解決這一問題。封裝封裝(Package) ASIC的封裝最初采用插孔封裝的封裝最初采用插孔封裝(THP)形式。為適應(yīng)電子形式。為適應(yīng)電子設(shè)備高密度組裝的要求，表面安裝封裝設(shè)備高密度組裝的要求，表面安裝封裝(SMP)技術(shù)迅速發(fā)展技術(shù)迅速發(fā)展起來。在電子設(shè)備中使用起來。在電子設(shè)備

29、中使用SMP的優(yōu)點(diǎn)是能節(jié)省空間、改進(jìn)性的優(yōu)點(diǎn)是能節(jié)省空間、改進(jìn)性能和降低成本，因能和降低成本，因SMP不僅體積小而且可安裝在印制電路板不僅體積小而且可安裝在印制電路板的兩面，使電路板的費(fèi)用降低的兩面，使電路板的費(fèi)用降低60，并使性能得到改進(jìn)。，并使性能得到改進(jìn)。 1947 1947年年1212月月BellBell實(shí)驗(yàn)室肖克萊、巴丁、實(shí)驗(yàn)室肖克萊、巴丁、布拉頓發(fā)明了第一只點(diǎn)接觸金鍺晶體管，布拉頓發(fā)明了第一只點(diǎn)接觸金鍺晶體管，19501950年肖克萊、斯帕克斯、迪爾發(fā)明單晶鍺年肖克萊、斯帕克斯、迪爾發(fā)明單晶鍺NPNNPN結(jié)型晶體管。結(jié)型晶體管。 52 52年年5 5月英國(guó)皇家研究所的達(dá)默提出集月英

30、國(guó)皇家研究所的達(dá)默提出集成電路的設(shè)想。成電路的設(shè)想。 這就是世界上最早的集成電路，也就是這就是世界上最早的集成電路，也就是現(xiàn)代集成電路的雛形或先驅(qū)?，F(xiàn)代集成電路的雛形或先驅(qū)。 集成電路的發(fā)展除了物理原理外還得益于許多集成電路的發(fā)展除了物理原理外還得益于許多新工藝的發(fā)明：新工藝的發(fā)明： 5050年美國(guó)人奧爾和肖克萊發(fā)明的年美國(guó)人奧爾和肖克萊發(fā)明的 5656年美國(guó)人富勒發(fā)明的年美國(guó)人富勒發(fā)明的 6060年盧爾和克里斯坦森發(fā)明的年盧爾和克里斯坦森發(fā)明的 7070年斯皮勒和卡斯特蘭尼發(fā)明的年斯皮勒和卡斯特蘭尼發(fā)明的等等，等等，使晶體管從點(diǎn)接觸結(jié)構(gòu)向平面結(jié)構(gòu)過渡并給集成電使晶體管從點(diǎn)接觸結(jié)構(gòu)向平面結(jié)構(gòu)過

31、渡并給集成電路工藝提供了基本的技術(shù)支持。因此，路工藝提供了基本的技術(shù)支持。因此， 此后此后4040多年來，多年來，ICIC經(jīng)歷了從經(jīng)歷了從SSI(Small Scale SSI(Small Scale ntegreted)-MSI-LSI-VLSI-ULSIntegreted)-MSI-LSI-VLSI-ULSI的發(fā)展歷程?，F(xiàn)在的發(fā)展歷程?，F(xiàn)在的的ICIC工藝已經(jīng)接近半導(dǎo)體器件的極限工藝。以工藝已經(jīng)接近半導(dǎo)體器件的極限工藝。以CMOSCMOS數(shù)字?jǐn)?shù)字ICIC為例，在不同發(fā)展階段的特征參數(shù)見表為例，在不同發(fā)展階段的特征參數(shù)見表1 11 1。主要特征主要特征SSISSIMSIMSILSILSIVL

32、SIVLSIULSIULSIGSLGSL元件數(shù)元件數(shù)/ /片片10 10 109 9特征線寬特征線寬mm5-105-103-53-51-31-3 11201201001004040151510-1510-15結(jié)深結(jié)深 mm1.2-20.5-1.2 0.2-0.5 0.1-0.2硅片直徑硅片直徑inchinch 2 22-32-3 4-54-56 68 81212 可以按器件結(jié)構(gòu)類型、集成電路規(guī)模、使用可以按器件結(jié)構(gòu)類型、集成電路規(guī)模、使用基片材料、電路功能以及應(yīng)用領(lǐng)域等方法劃分?；牧?、電路功能以及應(yīng)用領(lǐng)域等方法劃分。 雙極型雙極型 TTLTTL ECL NMOS NMOS 單片單片IC M

33、OSIC MOS型型 PMOSPMOS CMOS CMOS BiCMOS BiCMOS按結(jié)構(gòu)分類按結(jié)構(gòu)分類 BiMOS BiCMOSBiCMOS 混合混合IC IC 厚膜混合厚膜混合ICIC 薄膜混合薄膜混合IC IC 按規(guī)模分類按規(guī)模分類 SSI/MSI/LSI/VLSI/ULSI/GSISSI/MSI/LSI/VLSI/ULSI/GSI 組合邏輯電路組合邏輯電路 數(shù)字電路數(shù)字電路 時(shí)序邏輯電路時(shí)序邏輯電路 按功能分類按功能分類 模擬電路模擬電路 線性電路線性電路 非線性電路非線性電路 數(shù)?；旌想娐窋?shù)?；旌想娐?.12的工藝與主流制造技術(shù)的工藝與主流制造技術(shù)1.12.1 CMOS ASIC基

34、本制造工藝基本制造工藝 CMOS CMOS工藝技術(shù)是當(dāng)代工藝技術(shù)是當(dāng)代VLSIVLSI工藝的主流工工藝的主流工藝技術(shù)，它是在藝技術(shù)，它是在PMOSPMOS與與NMOSNMOS工藝基礎(chǔ)上發(fā)展工藝基礎(chǔ)上發(fā)展起來的。其特點(diǎn)是將起來的。其特點(diǎn)是將NMOSNMOS器件與器件與PMOSPMOS器件同器件同時(shí)制作在同一硅襯底上。時(shí)制作在同一硅襯底上。 CMOSCMOS工藝技術(shù)一般可分為三類，即工藝技術(shù)一般可分為三類，即(a) P(a) P阱阱CMOSCMOS工藝工藝(b) N(b) N阱阱CMOSCMOS工藝工藝(c) (c) 雙阱雙阱CMOSCMOS工藝工藝(a) P(a) P阱阱CMOSCMOS工藝工藝

35、P P阱阱CMOSCMOS工藝以工藝以N N型單晶硅為襯底，在其上制作型單晶硅為襯底，在其上制作P P阱。阱。NMOSNMOS管做在管做在P P阱內(nèi)，阱內(nèi)，PMOSPMOS管做在管做在N N型襯底上型襯底上。P P阱工藝包括用離子注入或擴(kuò)散的方法在阱工藝包括用離子注入或擴(kuò)散的方法在N N型襯底中摻型襯底中摻進(jìn)濃度足以中和進(jìn)濃度足以中和N N型襯底并使其呈型襯底并使其呈P P型特性的型特性的P P型雜質(zhì)，型雜質(zhì)，以保證以保證P P溝道器件的正常特性。溝道器件的正常特性。 P P阱雜質(zhì)濃度的典型值要比阱雜質(zhì)濃度的典型值要比N N型襯底中的高型襯底中的高510510倍才能保證器件性能。然而倍才能保證

36、器件性能。然而P P阱的過度摻雜會(huì)對(duì)阱的過度摻雜會(huì)對(duì)N N溝溝道晶體管產(chǎn)生有害的影響，如提高了背柵偏置的靈道晶體管產(chǎn)生有害的影響，如提高了背柵偏置的靈敏度，增加了源極和漏極對(duì)敏度，增加了源極和漏極對(duì)P P阱的電容等。阱的電容等。 電連接時(shí)，電連接時(shí)，P P阱接最負(fù)電位，阱接最負(fù)電位，N N襯底接最正襯底接最正電位，通過反向偏置的電位，通過反向偏置的PNPN結(jié)實(shí)現(xiàn)結(jié)實(shí)現(xiàn)PMOSPMOS器件和器件和NMOSNMOS器件之間的器件之間的相互隔離相互隔離。P P阱阱CMOSCMOS芯片剖面示芯片剖面示意圖見下圖。意圖見下圖。 (a) P(a) P阱阱CMOSCMOS工藝工藝N 溝道硅柵溝道硅柵MOSF

37、ET剖面圖：剖面圖：nnSiP DS/SD/G2SiO2SiOAlAlAlSiPoli (b) N(b) N阱阱CMOSCMOS工藝工藝 NN阱阱CMOSCMOS正好和正好和P P阱阱CMOSCMOS工藝相反工藝相反，它是在P型襯底上形成N阱。因?yàn)镹溝道器件是在P型襯底上制成的，這種方法與標(biāo)準(zhǔn)的這種方法與標(biāo)準(zhǔn)的NN溝道溝道MOS(NMOS)MOS(NMOS)的工藝是兼容的。的工藝是兼容的。在這種情況下，NN阱中和了阱中和了P P型襯底型襯底， P溝道晶體管會(huì)受到過渡摻雜的影響。 早期的CMOS工藝的N阱工藝和P阱工藝兩者并存發(fā)展。但由于NN阱阱CMOSCMOS中中NMOSNMOS管直接在管直接

38、在P P型硅襯底上制作型硅襯底上制作，有利于發(fā)揮NMOS器件高速的特點(diǎn)，因此成為常用工藝常用工藝 。(b) N(b) N阱阱CMOSCMOS工藝工藝N阱阱CMOS芯片剖面示意圖見下圖芯片剖面示意圖見下圖(c) (c) 雙阱雙阱CMOSCMOS工藝工藝 隨著工藝的不斷進(jìn)步，集成電路的線條尺寸不隨著工藝的不斷進(jìn)步，集成電路的線條尺寸不斷縮小，傳統(tǒng)的單阱工藝有時(shí)已不滿足要求，雙阱斷縮小，傳統(tǒng)的單阱工藝有時(shí)已不滿足要求，雙阱工藝應(yīng)運(yùn)而生。工藝應(yīng)運(yùn)而生。 通常雙阱通常雙阱CMOSCMOS工藝采用的原始材料是在工藝采用的原始材料是在N N+ +或或P P+ +襯底上外延一層輕摻雜的外延層，然后用離子注入襯

39、底上外延一層輕摻雜的外延層，然后用離子注入的方法同時(shí)制作的方法同時(shí)制作N N阱和阱和P P阱。阱。使用雙阱工藝不但可以提高器件密度，還可以使用雙阱工藝不但可以提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現(xiàn)象。有效的控制寄生晶體管的影響，抑制閂鎖現(xiàn)象。(d) SOI/CMOS電路電路 利用絕緣襯底的硅薄膜利用絕緣襯底的硅薄膜(Silicon on Insulator)制作制作CMOS電路，能徹底消除體硅電路，能徹底消除體硅CMOS電路中的寄生可控硅結(jié)構(gòu)。能大幅度減電路中的寄生可控硅結(jié)構(gòu)。能大幅度減小小PN結(jié)面積，從而減小了電容效應(yīng)。這樣可結(jié)面積，從而減小了電容效應(yīng)。這樣可以提高芯片的

40、集成度和器件的速度。下圖示出以提高芯片的集成度和器件的速度。下圖示出理想的理想的SOI/CMOS結(jié)構(gòu)。結(jié)構(gòu)。SOI結(jié)構(gòu)是針對(duì)亞微結(jié)構(gòu)是針對(duì)亞微米米CMOS器件提出的，以取代不適應(yīng)要求的常器件提出的，以取代不適應(yīng)要求的常規(guī)結(jié)構(gòu)和業(yè)已應(yīng)用的蘭寶石襯底外延硅結(jié)構(gòu)規(guī)結(jié)構(gòu)和業(yè)已應(yīng)用的蘭寶石襯底外延硅結(jié)構(gòu)(SOS結(jié)構(gòu)結(jié)構(gòu))。SOI結(jié)構(gòu)在高壓集成電路和三維結(jié)構(gòu)在高壓集成電路和三維集成電路中也有廣泛應(yīng)用。集成電路中也有廣泛應(yīng)用。SOICMOS工藝步驟工藝步驟:生長(zhǎng)清潔氧化層厚生長(zhǎng)清潔氧化層厚1m淀積多晶硅層厚淀積多晶硅層厚500nm 激光再結(jié)晶激光再結(jié)晶刻有源區(qū)島刻有源區(qū)島 n溝襯溝襯底注入底注入 p溝襯底注

41、入溝襯底注入柵氧化柵氧化生長(zhǎng)柵多晶生長(zhǎng)柵多晶硅與刻蝕硅與刻蝕 p溝源漏注入溝源漏注入 n溝源漏注入溝源漏注入淀淀積積SiO2 刻接觸孔刻接觸孔蒸鋁及刻鋁蒸鋁及刻鋁合金合金鈍鈍化化其中清潔氧化、柵氧化、源漏注入較為其中清潔氧化、柵氧化、源漏注入較為關(guān)鍵。關(guān)鍵。1.12.2 BiCMOS1.12.2 BiCMOS集成電路的基本制造工藝集成電路的基本制造工藝 BiCMOSBiCMOS工藝技術(shù)工藝技術(shù)大致可以大致可以分為兩類分為兩類：分別是以分別是以CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝和以工藝和以雙極工藝為基礎(chǔ)的雙極工藝為基礎(chǔ)的BiCMOSBiCMOS工藝。工藝。一般來

42、說，以一般來說，以CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝工藝對(duì)保證對(duì)保證CMOSCMOS器件的性能比較有利，同樣以雙器件的性能比較有利，同樣以雙極工藝為基礎(chǔ)的極工藝為基礎(chǔ)的BiCMOSBiCMOS工藝對(duì)提高保證雙極工藝對(duì)提高保證雙極器件的性能有利。器件的性能有利。 (a)(a)以以P P阱阱CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝工藝 以以P阱阱CMOS工藝為基礎(chǔ)是指在標(biāo)準(zhǔn)的工藝為基礎(chǔ)是指在標(biāo)準(zhǔn)的CMOS工藝流程中直接構(gòu)造雙極晶體管，工藝流程中直接構(gòu)造雙極晶體管，或者通過添加少量的工藝步驟實(shí)現(xiàn)所需或者通過添加少量的工藝步驟實(shí)現(xiàn)所需的雙極

43、晶體管結(jié)構(gòu)。的雙極晶體管結(jié)構(gòu)。 下圖為通過標(biāo)準(zhǔn)下圖為通過標(biāo)準(zhǔn)P阱阱CMOS工藝實(shí)現(xiàn)的工藝實(shí)現(xiàn)的NPN晶體管的剖面結(jié)構(gòu)示意圖。晶體管的剖面結(jié)構(gòu)示意圖。標(biāo)準(zhǔn)標(biāo)準(zhǔn)P P阱阱CMOSCMOS工藝實(shí)現(xiàn)的工藝實(shí)現(xiàn)的NPNNPN晶體管的剖面結(jié)構(gòu)示意圖晶體管的剖面結(jié)構(gòu)示意圖(a)(a)以以P P阱阱CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝工藝標(biāo)準(zhǔn)標(biāo)準(zhǔn)P P阱阱CMOSCMOS工藝結(jié)構(gòu)特點(diǎn)工藝結(jié)構(gòu)特點(diǎn)(a)(a)以以P P阱阱CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝工藝 由于由于NPNNPN晶體管的基區(qū)在晶體管的基區(qū)在P P阱中，所以基區(qū)的厚度阱中，所以基

44、區(qū)的厚度太大，使得電流增益變??；太大，使得電流增益變??； 集電極的串聯(lián)電阻很大，影響器件性能；集電極的串聯(lián)電阻很大，影響器件性能； NPNNPN管和管和PMOSPMOS管共襯底，使得管共襯底，使得NPNNPN管只能接固定電管只能接固定電位，從而限制了位，從而限制了NPNNPN管的使用。管的使用。(b)(b)以以N N阱阱CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝工藝N N阱阱CMOS-NPNCMOS-NPN體硅襯底結(jié)構(gòu)剖面圖體硅襯底結(jié)構(gòu)剖面圖 N N阱阱CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝與以工藝與以P P阱阱CMOSCMOS工藝為基礎(chǔ)

45、的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝相比，優(yōu)點(diǎn)包括：工藝相比，優(yōu)點(diǎn)包括： （1 1）工藝中添加了基區(qū)摻雜的工藝步驟，這樣就）工藝中添加了基區(qū)摻雜的工藝步驟，這樣就形成了較薄的基區(qū)，提高了形成了較薄的基區(qū)，提高了NPNNPN晶體管的性能；晶體管的性能； （2）制作）制作NPN管的管的N阱將阱將NPN管與襯底自然隔開，管與襯底自然隔開，這樣就使得這樣就使得NPN晶體管的各極均可以根據(jù)需要進(jìn)晶體管的各極均可以根據(jù)需要進(jìn)行電路連接，增加了行電路連接，增加了NPN晶體管應(yīng)用的靈活性。晶體管應(yīng)用的靈活性。(b)(b)以以N N阱阱CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝工藝 它的缺點(diǎn)是：它的缺點(diǎn)是：NPNNPN管的集電極串聯(lián)電阻還管的