可編程邏輯器件FPGA應(yīng)用任意進(jìn)制計(jì)數(shù)器和彩燈循環(huán)電路的設(shè)計(jì)

1、可編程邏輯器件 FPGA 應(yīng)用任意進(jìn)制計(jì)數(shù)器和彩燈循環(huán)電路的設(shè)計(jì)可編程邏輯器件 FPGA應(yīng)用任意進(jìn)制計(jì)數(shù)器和彩燈循環(huán)電路的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?、掌握中規(guī)模集成計(jì)數(shù)器的功能及任意進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法；2、熟悉顯示譯碼器和七段數(shù)碼管的原理及設(shè)計(jì)應(yīng)用；3、了解用數(shù)字可編程邏輯器件實(shí)現(xiàn)集成計(jì)數(shù)譯碼顯示電路的方法；4、學(xué)會(huì)分頻器的使用；5、熟悉 QUARTUS軟件的基本使用方法。二、 實(shí)驗(yàn)原理1、計(jì)數(shù)器 74161 和 74193 的功能原理；1) 計(jì)數(shù)器 74ls161時(shí)鐘 CP和四個(gè)數(shù)據(jù)輸入端 P0P3清零 /MR使能 CEP， CET置數(shù) PE數(shù)據(jù)輸出端 Q0Q3以及進(jìn)位輸出 TC.( TC=Q0

2、· Q1·Q2· Q3·CET)從 74LS161功能表功能表中可以知道，當(dāng)清零端CR=“0”，計(jì)數(shù)器輸出 Q3、 Q2、Q1、Q0 立即為全“ 0”，這個(gè)時(shí)候?yàn)楫惒綇?fù)位功能。當(dāng) CR=“1”且 LD=“0”時(shí)，在 CP信號(hào)上升沿作用后， 74LS161輸出端 Q3、Q2、Q1、 Q0 的狀態(tài)分別與并行數(shù)據(jù)輸入端 D3，D2，D1，D0 的狀態(tài)一樣，為同步置數(shù)功能。而只有當(dāng)CR=LD=EP=ET“= 1”、CP脈沖上升沿作用后，計(jì)數(shù)器加 1。74LS161還有一個(gè)進(jìn)位輸出端 CO，其邏輯關(guān)系是 CO=Q0·Q1·Q2·Q3&

3、#183;CET。合 理應(yīng)用計(jì)數(shù)器的清零功能和置數(shù)功能，一片74LS161可以組成 16 進(jìn)制以下的任意進(jìn)制分頻器。2） 計(jì)數(shù)器 74ls19374LS193是雙時(shí)鐘 4 位二進(jìn)制同步可逆計(jì)數(shù)器。74LS193 的特點(diǎn)是有兩個(gè)時(shí)鐘脈沖（計(jì)數(shù)脈沖）輸入端CPU 和 CPD。在 RD=0、 LD 1的條件下，作加計(jì)數(shù)時(shí) ,令 CPD 1,計(jì)數(shù)脈沖從 CPU輸入；作減計(jì)數(shù)時(shí)，令 CPU 1，計(jì)數(shù)脈 沖從 CPD 輸入。此外， 74LS193 還具有異步清零和異步預(yù)置數(shù)的功能。當(dāng)清零信號(hào)RD 1時(shí)，不管時(shí)鐘脈沖的狀態(tài)如何 ,計(jì)數(shù)器的輸出將被直接置零；當(dāng)RD 0,LD0 時(shí)，不管時(shí)鐘脈沖的狀態(tài)如何，將立

4、即把預(yù)置數(shù)數(shù)據(jù)輸入端A、B、C、D 的狀態(tài)置入計(jì)數(shù)器的 QA、QB、QC、QD 端，稱為異步預(yù)置數(shù)。74LS193的功能表LED 顯示器的驅(qū)動(dòng)電路2、顯示譯碼器和七段數(shù)碼管的分類(lèi)； 七段數(shù)碼管主要分為共陽(yáng)極與共陰極 2 種。 顯示譯碼器根據(jù)七段數(shù)碼管的類(lèi)型不同也可分為如共陽(yáng)極七段有 74LS47、74LS247；共陰極七段 LED顯示器的驅(qū)動(dòng)電路有 74LS48、 74LS248。3、分頻器的功能原理； 分頻原理：分頻器用于較高頻率的時(shí)鐘進(jìn)行分頻操作，得到較低頻率的信號(hào)，工作原理 是計(jì)數(shù)。 至于分頻頻率是怎樣的， 由選用的計(jì)數(shù)器所決定。 如果是十進(jìn)制的計(jì)數(shù)器那就是十 分頻，如果是二進(jìn)制的計(jì)數(shù)器

5、那就是二分頻。74LS292作分頻器原理根據(jù) 74LS292功能表可將接入 CLK的信號(hào)進(jìn)行對(duì)應(yīng)分頻。4、移位寄存器的功能原理。移位寄存器不僅能寄存數(shù)據(jù)，而且能在時(shí)鐘信號(hào)的作用下使其中的數(shù)據(jù)依次左移或右7 / 7器上開(kāi)始到輸出端新?tīng)顟B(tài)穩(wěn)定地建立起來(lái)有一段延遲時(shí)間， 所以當(dāng)時(shí)鐘信號(hào)同時(shí)加到四個(gè)觸 發(fā)器上時(shí)，每個(gè)觸發(fā)器接收的都是左邊一個(gè)觸發(fā)器中原來(lái)的數(shù)據(jù) （F0 接收的輸入數(shù)據(jù) D1）。 寄存器中的數(shù)據(jù)依次右移一位。三、實(shí)驗(yàn)內(nèi)容1、用 74161 設(shè)計(jì)一個(gè)十九進(jìn)制的計(jì)數(shù)器，要求計(jì)數(shù)的狀態(tài)用實(shí)驗(yàn)板上的兩個(gè)數(shù)碼管顯示， 數(shù)碼管的狀態(tài)顯示順序?yàn)?、 1、216、 17、18、0、1、 （注意計(jì)數(shù)時(shí)鐘頻率

6、的合理選擇）。（ 1） 原理圖；（2） 時(shí)序仿真波形。2、用計(jì)數(shù)器 74193、移位寄存器 74194、D 觸發(fā)器和相應(yīng)邏輯門(mén)器件設(shè)計(jì)一個(gè)四個(gè)彩燈的循環(huán)顯示電路， 要求彩燈從左至右依次點(diǎn)亮至全亮， 再?gòu)挠业阶笠来蜗缰寥ⅲ?彩燈用實(shí)驗(yàn) 板上的發(fā)光二極管實(shí)現(xiàn)（注意時(shí)鐘信號(hào)頻率的合理選擇）（1）原理圖；2）時(shí)序仿真波形。四、實(shí)驗(yàn)總結(jié)1、 實(shí)驗(yàn)故障及解決方法；數(shù)碼管顯示數(shù)字至 17 后不顯示 18 直接歸 0，沒(méi)處理好 161 中異步與同步的關(guān)系， 查詢 功能表并調(diào)試后可計(jì)數(shù)至 18。進(jìn)行時(shí)序仿真波形的仿真時(shí)無(wú)法正確輸出波形， 將分頻器去掉后將輸入信號(hào)選擇為矩形 波可正常輸出波形。2、實(shí)驗(yàn)體會(huì)。在

7、完成此次實(shí)驗(yàn)后，學(xué)會(huì)了使用 QUARTUS進(jìn)行數(shù)字電路仿真，通過(guò)實(shí)際運(yùn)用 74LS161、 74LS292、74LS193、74LS194、顯示譯碼器，對(duì)各個(gè)芯片的功能有了更深一層的了解，也通 過(guò)這次仿真的機(jī)會(huì)真正地了解到如何對(duì)電路搭建進(jìn)行仿真。 能夠把分頻器計(jì)數(shù)器移位寄存器 等知識(shí)運(yùn)用到實(shí)踐上。在設(shè)計(jì)這個(gè)電路的時(shí)候遇到了許許多多的問(wèn)題，例如:怎樣能使彩燈能夠循環(huán)點(diǎn)亮 ,怎樣進(jìn)行正確的 19 進(jìn)制計(jì)數(shù)，怎樣把這些模塊電路連接起來(lái)等等問(wèn)題。這些問(wèn)題都是要經(jīng)過(guò)上 網(wǎng)査找資料 ,了解芯片的功能 ,在草稿紙上一遍又一遍的畫(huà)出電路圖，經(jīng)過(guò)化簡(jiǎn)后再在軟件 Quartus II 上做出相應(yīng)的電路圖。五、思考

8、題1、 七段數(shù)碼管分為共陰極和共陽(yáng)極兩類(lèi)，本實(shí)驗(yàn)用的是哪一類(lèi)？對(duì)兩種數(shù)碼管，各應(yīng)選用何種型號(hào)的譯碼器？可編程邏輯器件 FPGA 應(yīng)用任意進(jìn)制計(jì)數(shù)器和彩燈循環(huán)電路的設(shè)計(jì)答：本實(shí)驗(yàn)用的是共陽(yáng)極七段數(shù)碼管，共陽(yáng)極選用7447，共陰極使用 74472、 在應(yīng)用集成計(jì)數(shù)器設(shè)計(jì)任意大容量計(jì)數(shù)器時(shí)，常采用哪兩種方法？各有何特點(diǎn)？ 答：常采用整體置零法和整體置數(shù)法。置零法：取 Q(N+1)的輸出做置零信號(hào)， 直接復(fù)位計(jì)數(shù)器， Q 輸出歸零的時(shí)間滯后于 (N+1)的時(shí)鐘前沿，這種方式浪費(fèi)了同步計(jì)數(shù)器的優(yōu)點(diǎn)，是異步計(jì)數(shù)器的用法。置數(shù)法：預(yù)置輸入先置 0，取 Q(N)的輸出做置數(shù)信號(hào)，在 (N+1)的時(shí)鐘前沿 Q 輸出同步歸零，這是完全同步計(jì)數(shù)，是同步計(jì)數(shù)器的正