時(shí)序電路設(shè)計(jì)101序列檢測器

1、數(shù)字邏輯設(shè)計(jì)及應(yīng)用課程設(shè)計(jì)報(bào)告姓 名： 雷 蕾 選課號(hào)： 設(shè)計(jì)題號(hào)： 5 一設(shè)計(jì)題目：設(shè)計(jì)101序列檢測器二設(shè)計(jì)要求要求使用狀態(tài)機(jī)設(shè)計(jì)一個(gè)序列檢測器，檢測輸入數(shù)據(jù)，當(dāng)輸入中出現(xiàn)101時(shí)，輸出1，否則輸出為0。不進(jìn)行重復(fù)判斷，即當(dāng)出現(xiàn)10101時(shí)，輸出為00100判斷的具體流程如下：1. 電路復(fù)位，進(jìn)入狀態(tài)S0，等待輸入2. S0狀態(tài)下：如果輸入為0，則停留在S0，如果輸入為1，則跳轉(zhuǎn)到S13. S1狀態(tài)下：如果輸入為0，則跳轉(zhuǎn)到S2，如果輸入為1，則停留在S14. S2狀態(tài)下：如果輸入為1，則輸出1，并跳轉(zhuǎn)到S0，如果輸入為0，則輸出0，并跳轉(zhuǎn)到S0檢測器電路實(shí)現(xiàn)：時(shí)鐘信號(hào)，1 bit輸入待判

2、斷信號(hào)，1bit輸出判斷結(jié)果。三設(shè)計(jì)過程1.設(shè)計(jì)方案：通過使用ISE編寫verilog語言，實(shí)現(xiàn)以下過程： 1 01 00 0 1 s0 s1 10 0 0/1 s3 只有當(dāng)s3接收到的輸入信號(hào)為1的時(shí)候，輸出才會(huì)為1，其余時(shí)候輸出都為0.2. 設(shè)計(jì)程序：模塊文件：timescale 10ns/1ns/ Company: / Engineer: / / Create Date: 21:02:40 06/06/2012 / Design Name: / Module Name: abcd / Project Name: / Target Devices: / Tool versions: / D

3、escription: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module abcd( input reset, input clk, input ipt, output reg result );parameter 1:0 s0 = 2'b00, s1 = 2'b01, s2 = 2'b10;reg1:0 state;always (posedge clk)beginif(reset)beginstate<=s0;result<=0

4、;endelsebegincase(state)s0:beginif(ipt=0)beginstate<=s0;result<=0;endelsebeginstate<=s1;result<=0;endends1:beginif(ipt=0)beginstate<=s2;result<=0;endelsebeginstate<=s1;result<=0;endends2:beginif(ipt=0)beginstate<=s0;result<=0;endelsebeginstate<=s0;result<=1;endend

5、default:beginstate<=s0;result<=0;endendcaseendendendmodule測試文件：timescale 10ns / 1ps/ Company: / Engineer:/ Create Date: 23:05:50 06/06/2012/ Design Name: test_detector/ Module Name: D:/TDDOWNLOAD/fortwo2/haha.v/ Project Name: fortwo2/ Target Device: / Tool versions: / Description: / Verilog Te

6、st Fixture created by ISE for module: test_detector/ Dependencies:/ / Revision:/ Revision 0.01 - File Created/ Additional Comments:/ /module haha;module test_detector();reg clk;reg reset;reg ipt;wire result;integer i;initial clk=1;always #1 clk=clk;initialbeginreset=1;ipt=0;#4reset=0;for(i=0;i<21

7、;i=i+1)beginipt=indatai;#2;end#10$stop;endabcd detector_instance(.clk(clk),.reset(reset),.ipt(ipt),.result(result);endmodule3. 仿真結(jié)果4 設(shè)計(jì)結(jié)論(包括：設(shè)計(jì)結(jié)果分析、設(shè)計(jì)中遇到的問題、設(shè)計(jì)心得和體會(huì)等)1. 設(shè)計(jì)結(jié)果分析：以時(shí)鐘信號(hào)的一個(gè)周期為基準(zhǔn)，有仿真結(jié)果可看出，當(dāng)輸入（ipt）為連續(xù)的一個(gè)周期高一個(gè)周期的低一個(gè)周期的高（即101）時(shí)，輸出（result）為高。與設(shè)計(jì)要求一致，達(dá)到了檢測101的目的。2. 設(shè)計(jì)中遇到的問題：（1） .由于之前沒有接觸過verilog，所以就算明白原理也感覺無從下手。（2） .在verilog語言寫好了之后，做不到仿真。結(jié)果將程序模塊化了之后，又分別放在了兩個(gè)文件里面，便能夠做仿真了。 3. 設(shè)計(jì)心得和體會(huì)：（1） .從一點(diǎn)都不懂