設(shè)計(jì)性實(shí)驗(yàn)任務(wù)書

1、題目專業(yè)名稱班級學(xué)號學(xué)生姓名201年月日數(shù)字時鐘設(shè)計(jì)性實(shí)驗(yàn)任務(wù)書一、設(shè)計(jì)性實(shí)驗(yàn)?zāi)康模涸贛AX-PLUS II軟件平臺上，熟練運(yùn)用VHDL硬件描述語言，完成數(shù)字時鐘的文本輸入或原理圖輸入、編譯、綜合、仿真，利用EDA實(shí)驗(yàn)箱，實(shí)現(xiàn)數(shù)字時鐘的硬件實(shí)現(xiàn)。二、設(shè)計(jì)性實(shí)驗(yàn)說明：1、數(shù)字時鐘電路主要由：分頻器、掃描顯示譯碼器、六十進(jìn)制計(jì)數(shù)器（或由十進(jìn)制計(jì)數(shù)器與六進(jìn)制計(jì)數(shù)器組成），十二進(jìn)制計(jì)數(shù)器（或二十四進(jìn)制計(jì)數(shù)器）電路組成。整點(diǎn)報(bào)時電路（選做）；2、數(shù)字時鐘顯示由小時（十二或二十四進(jìn)制任選）、分鐘（六十進(jìn)制）、秒（六十進(jìn)制）組成；3、各模塊功能：（1）分頻器模塊：用來產(chǎn)生1Hz計(jì)時脈沖；（2）十二或二十四進(jìn)

2、制計(jì)數(shù)器模塊：對小時進(jìn)行計(jì)數(shù)；（3）六十進(jìn)制計(jì)數(shù)器模塊：對分秒進(jìn)行計(jì)數(shù)；（4）六進(jìn)制計(jì)數(shù)器模塊：分別對分十位和秒十位進(jìn)行計(jì)數(shù)；（5）十進(jìn)制計(jì)數(shù)器模塊：分別對分個位和秒個位進(jìn)行計(jì)數(shù)；（6）掃描顯示譯碼器模塊：完成對7字段數(shù)碼管顯示的控制；（7）整點(diǎn)報(bào)時模塊（選做）；三、實(shí)驗(yàn)箱給定硬件：1、系統(tǒng)時鐘脈沖信號為5MHz；2、CPLD/FPGA芯片型號：EPM7128SLC84-5、EPM1K30TC144-3、EPM1K100QC208-3（根據(jù)實(shí)驗(yàn)箱上的芯片型號選擇）；3、8個7字段共陰顯示數(shù)碼管（選用）；4、液晶顯示器1602（選用）；5、撥碼開關(guān)、按鍵及鍵盤四、要求：1、精確顯示小時、分鐘、秒

3、；2、具有對時、分、秒置數(shù)功能（可以采用按鍵置數(shù)、撥碼開關(guān)置數(shù)、脈沖置數(shù)或鍵盤直接置數(shù)）；3、顯示采用數(shù)碼管顯示或液晶顯示；4、整點(diǎn)報(bào)時（選做）；數(shù)字秒表設(shè)計(jì)性實(shí)驗(yàn)任務(wù)書一、設(shè)計(jì)性實(shí)驗(yàn)?zāi)康模涸贛AX-PLUS II軟件平臺上，熟練運(yùn)用VHDL硬件描述語言，完成數(shù)字時鐘的文本輸入或原理圖輸入、編譯、綜合、仿真，利用EDA實(shí)驗(yàn)箱，實(shí)現(xiàn)數(shù)字秒表的硬件實(shí)現(xiàn)。二、設(shè)計(jì)性實(shí)驗(yàn)說明：1、數(shù)字秒表電路主要由：分頻器、掃描顯示譯碼器、六十進(jìn)制計(jì)數(shù)器（或由十進(jìn)制計(jì)數(shù)器與六進(jìn)制計(jì)數(shù)器組成），十二進(jìn)制計(jì)數(shù)器（或二十四進(jìn)制計(jì)數(shù)器）、一百進(jìn)制計(jì)數(shù)器電路組成；2、數(shù)字秒表顯示由小時（十二或二十四進(jìn)制任選）、分鐘（六十進(jìn)制）

4、、秒（六十進(jìn)制）、十分之一秒、百分之一秒組成；3、各模塊功能：（1）分頻器模塊：用來產(chǎn)生100Hz計(jì)時脈沖；（2）十二或二十四進(jìn)制計(jì)數(shù)器模塊：對小時進(jìn)行計(jì)數(shù)；（3）六十進(jìn)制計(jì)數(shù)器模塊：對分秒進(jìn)行計(jì)數(shù)；（4）六進(jìn)制計(jì)數(shù)器模塊：分別對分十位和秒十位進(jìn)行計(jì)數(shù)；（5）十進(jìn)制計(jì)數(shù)器模塊：分別對分個位、秒個位、十分之一秒、百分之一秒進(jìn)行計(jì)數(shù)；（6）掃描顯示譯碼器模塊：完成對7字段數(shù)碼管/液晶顯示的控制；（7）一百進(jìn)制計(jì)數(shù)器模塊：對十分之一秒和百分之一秒進(jìn)行計(jì)數(shù)；三、實(shí)驗(yàn)箱給定硬件：1、系統(tǒng)時鐘脈沖信號為10MHz；2、CPLD/FPGA芯片型號：EPM7128SLC84-5、EPM1K30TC144-3、

5、EPM1K100QC208-3（根據(jù)實(shí)驗(yàn)箱上的芯片型號選擇）；3、8個7字段共陰顯示數(shù)碼管（選用）；4、液晶顯示器1602（選用）；5、撥碼開關(guān)、按鍵；四、要求：1、精確顯示小時、分鐘、秒、十分之一秒、百分之一秒；2、具有清零、啟動、保持功能；3、顯示采用數(shù)碼管顯示或液晶顯示；數(shù)字萬年歷設(shè)計(jì)性實(shí)驗(yàn)任務(wù)書一、設(shè)計(jì)性實(shí)驗(yàn)?zāi)康模涸贛AX-PLUS II軟件平臺上，熟練運(yùn)用VHDL硬件描述語言，完成數(shù)字時鐘的文本輸入或原理圖輸入、編譯、綜合、仿真，利用EDA實(shí)驗(yàn)箱，實(shí)現(xiàn)數(shù)字萬年歷的硬件實(shí)現(xiàn)。二、設(shè)計(jì)性實(shí)驗(yàn)說明：1、數(shù)字萬年歷電路主要由：分頻器、掃描顯示譯碼器、六十進(jìn)制計(jì)數(shù)器（或由十進(jìn)制計(jì)數(shù)器與六進(jìn)制計(jì)

6、數(shù)器組成），十二進(jìn)制計(jì)數(shù)器（或二十四進(jìn)制計(jì)數(shù)器）、年、月、日電路組成。整點(diǎn)報(bào)時電路（選做）；2、數(shù)字萬年歷顯示由小時（十二或二十四進(jìn)制任選）、分鐘（六十進(jìn)制）、秒（六十進(jìn)制）、年、月、日組成；3、各模塊功能：（1）分頻器模塊：用來產(chǎn)生1Hz計(jì)時脈沖；（2）十二或二十四進(jìn)制計(jì)數(shù)器模塊：對小時進(jìn)行計(jì)數(shù)；（3）六十進(jìn)制計(jì)數(shù)器模塊：對分秒進(jìn)行計(jì)數(shù)；（4）六進(jìn)制計(jì)數(shù)器模塊：分別對分十位和秒十位進(jìn)行計(jì)數(shù)；（5）十進(jìn)制計(jì)數(shù)器模塊：分別對分個位和秒個位進(jìn)行計(jì)數(shù)；（6）掃描顯示譯碼器模塊：完成對7字段數(shù)碼管顯示的控制；（7）年、月、日模塊：年、月、日進(jìn)制計(jì)數(shù)（8）整點(diǎn)報(bào)時模塊（選做）；三、實(shí)驗(yàn)箱給定硬件：1、系統(tǒng)時鐘脈沖信號為5MHz；2、CPLD/FPGA芯片型號：EPM7128SLC84-5、EPM1K30TC144-3、EPM1K100QC208-3（根據(jù)實(shí)驗(yàn)箱上的芯片型號選擇）；3、8個7字段共陰顯示數(shù)碼管（選用）；4、液晶顯示器1602（選用）；5、撥碼開關(guān)、按鍵及鍵盤四、要