可編程器件課程設(shè)計(jì)選題

1、可編程器件課程設(shè)計(jì)選題課題一 自動(dòng)售郵票機(jī)1、課題說明：本課題的任務(wù)就是設(shè)計(jì)一個(gè)自動(dòng)售郵票機(jī)。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog)； （c）對設(shè)計(jì)電路進(jìn)行軟件仿真與硬件測試。3、設(shè)計(jì)要求：（a）機(jī)器能自動(dòng)識(shí)別硬幣金額，最大為一元，最小為一角。購票者可選擇的郵票面值有一元和五角兩種，每次只能售出一枚郵票； （b）購票時(shí)先選擇郵票面值后投幣，當(dāng)投入的硬幣總金額達(dá)到或超過郵票面值時(shí)，機(jī)器應(yīng)發(fā)出指示并拒收繼續(xù)投入的硬幣；（c）購票者投幣后，按動(dòng)確認(rèn)鍵，機(jī)器將發(fā)出郵票和找零硬幣，若所投金額不足，則發(fā)出欠資指示。在欠資情況下，購票者可以繼

2、續(xù)投幣購票，也可按取消鍵，則機(jī)器將退出所投入的全部金額； （d）找零或退幣時(shí)，按從大到小原則處理，即總金額超過1元時(shí)，應(yīng)找出1元硬幣，金額低于1元但超過5角時(shí)，應(yīng)找出5角硬幣，不足5角時(shí)，方才找出1角硬幣；4、設(shè)計(jì)提示：根據(jù)設(shè)計(jì)要求畫出狀態(tài)轉(zhuǎn)移圖，并用VHDL或Verilog來實(shí)現(xiàn)此狀態(tài)轉(zhuǎn)移圖。課題二 8位二進(jìn)制乘法電路1、課題說明：純組合邏輯構(gòu)成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實(shí)現(xiàn)寬位乘法器。本課題的任務(wù)就是設(shè)計(jì)一個(gè)由8位加法器構(gòu)成的以時(shí)序邏輯方式工作的8位乘法器。其特點(diǎn)是占用硬件資源少。其工作原理是：乘法通過逐項(xiàng)移位相加原理來實(shí)現(xiàn)，從被乘數(shù)的最低位開始，若為1，則乘數(shù)左

3、移后與上一次的和相加；若為0,左移后以全零相加，直至被乘數(shù)的最高位。圖3-39清楚地說明了此乘法器的工作原理。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog)； （c）對設(shè)計(jì)電路進(jìn)行軟件仿真與硬件測試。3、設(shè)計(jì)要求：利用逐項(xiàng)移位相加原理來實(shí)現(xiàn)8位乘法器4、設(shè)計(jì)提示：利用8位加法器與移位寄存器參照圖3-52來實(shí)現(xiàn)8位乘法器；圖3-39 8X8位乘法器電路原理圖課題三 樂曲演奏電路設(shè)計(jì)1、課題說明：與利用微處理器來實(shí)現(xiàn)樂曲演奏相比，以純硬件完成樂曲演奏電路的邏輯要復(fù)雜得多，本課題的任務(wù)是利用EDA工具和硬件描述語言來設(shè)計(jì)一個(gè)可以自動(dòng)播放樂曲的

4、電路。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行軟件仿真與硬件測試。3、設(shè)計(jì)要求：（a）能夠自動(dòng)播放設(shè)計(jì)好的樂曲；（b）至少能選擇播放二個(gè)以上的樂曲；(c) 能選擇播放的曲目4、設(shè)計(jì)提示：組成樂曲的每個(gè)音符的發(fā)音頻率及其持續(xù)的時(shí)間是樂曲能連續(xù)演奏的兩個(gè)基本要素。所以，硬件電路只要能夠控制發(fā)音頻率及持續(xù)的時(shí)間就可以實(shí)現(xiàn)樂曲的演奏。樂曲演奏電路邏輯圖如圖3-40所示，其中，NOTETABS模塊用于存貯樂曲的曲譜和控制樂曲演奏的節(jié)拍；TONETABA模塊根據(jù)樂譜輸出分頻預(yù)置數(shù)，供SPEAKER模塊使用，音符與

5、頻率的關(guān)系參照表2-15；SPEAKER實(shí)質(zhì)上就是一個(gè)分頻器，它通過給定的分頻預(yù)置數(shù)進(jìn)行分頻。圖3-40 樂曲演奏電路邏輯圖課題四 VGA顯示器彩條信號(hào)發(fā)生器設(shè)計(jì)1、課題說明：利用可編程器件FPGA實(shí)現(xiàn)彩色顯示控制器在工業(yè)現(xiàn)場有許多實(shí)際應(yīng)用。本課題的任務(wù)是設(shè)計(jì)一個(gè)基于FPGA器件的VGA控制器，該控制器可以實(shí)現(xiàn)顯示器的條紋信號(hào)，方格信號(hào)。2、設(shè)計(jì)內(nèi)容：（a）掌握電視信號(hào)的基礎(chǔ)知識(shí)；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行仿真與測試。3、設(shè)計(jì)要求：（a）在ModelSim環(huán)境下實(shí)現(xiàn)控制器的仿真；（b）在QuartusII環(huán)境下實(shí)現(xiàn)對vga信號(hào)發(fā)生

6、器的設(shè)計(jì)；（c）在vga顯示器上顯示出所設(shè)計(jì)出的條紋信號(hào)，方格信號(hào)；4、設(shè)計(jì)提示：（a）了解行場信號(hào)的關(guān)系；（b）了解行場正程、消隱的時(shí)間；（c）利用分頻器來設(shè)計(jì)實(shí)現(xiàn)；課題五 8位十進(jìn)制頻率計(jì)設(shè)計(jì)1、課題說明：頻率測量的基本原理是計(jì)算每秒鐘內(nèi)待測信號(hào)的脈沖個(gè)數(shù)。本課題的任務(wù)是利用這一原理設(shè)計(jì)實(shí)現(xiàn)一個(gè)8位十進(jìn)制頻率計(jì)。2、設(shè)計(jì)內(nèi)容：（a）掌握頻率計(jì)的基本工作原理；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行仿真與測試。3、設(shè)計(jì)要求：（a）設(shè)計(jì)實(shí)現(xiàn)一個(gè)8位十進(jìn)制頻率計(jì)；（b）測量頻率范圍為10Hz-50MHz；4、設(shè)計(jì)提示：圖3-41 測頻控制信號(hào)發(fā)生

7、器的工作時(shí)序利用8個(gè)十進(jìn)制計(jì)數(shù)器、分頻器和32位寄存器，結(jié)合測頻控制電路實(shí)現(xiàn)。測頻控制電路的工作時(shí)序如圖3-41所示，利用分頻器將1Hz的信號(hào)分頻為正負(fù)脈寬都是1秒的信號(hào)cnt_en；將cnt_en信號(hào)取反，得到load信號(hào)；將1Hz信號(hào)與cnt_en信號(hào)通過或非門得到rst_cnt信號(hào)。當(dāng)cnt_en為高電平時(shí)十進(jìn)制計(jì)數(shù)器開始計(jì)數(shù)，cnt_en低電平時(shí)計(jì)數(shù)終止。當(dāng)load信號(hào)上升沿時(shí)，將計(jì)數(shù)的結(jié)果鎖存到寄存器，供數(shù)碼管顯示；當(dāng)rst_cnt信號(hào)上升沿時(shí)，計(jì)數(shù)器清零，為下一次計(jì)數(shù)作準(zhǔn)備。課題六 簡易波形發(fā)生器設(shè)計(jì)1、課題說明：本課題的任務(wù)是設(shè)計(jì)一臺(tái)簡易波形發(fā)生器。2、設(shè)計(jì)內(nèi)容：（a）需求分析，

8、確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行仿真與測試。3、設(shè)計(jì)要求：（a）波形發(fā)生器能夠產(chǎn)生正弦波、方波或三角波、AM、FM調(diào)制信號(hào)和二進(jìn)制PSK、ASK信號(hào)；（b）在1kHz10MHz的范圍內(nèi)以100Hz的步進(jìn)調(diào)整4、設(shè)計(jì)提示：采用DDS原理來實(shí)現(xiàn)此波形發(fā)生器圖3-42 DDS系統(tǒng)模型課題七 RS232通訊接口1、課題說明：RS232異步通迅在智能儀表、工業(yè)自動(dòng)控制系統(tǒng)和通信設(shè)備中有著廣泛的應(yīng)用。本課題的任務(wù)是利用硬件描述語言在FPGA中實(shí)現(xiàn)RS232模塊。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文

9、件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行仿真與測試。3、設(shè)計(jì)要求：（a）在FPGA中實(shí)現(xiàn)RS232異步通訊模塊；（b）利用所設(shè)計(jì)的通迅接口與pc機(jī)進(jìn)行通迅；4、設(shè)計(jì)提示：系統(tǒng)由波特率發(fā)生器、接收模塊和發(fā)送模塊等組成。波特率發(fā)生器由分頻器實(shí)現(xiàn)；接收和發(fā)送模塊利用狀態(tài)機(jī)實(shí)現(xiàn)。課題八 串行二進(jìn)制碼與BCD碼變換電路1、課題說明：串行二進(jìn)制碼/BCD碼轉(zhuǎn)換電路原理如圖3-43所示。二進(jìn)制碼由右端串行送入，高位在前。當(dāng)每個(gè)變換(4bit)單元中數(shù)據(jù)大于或等于5時(shí)，如再有新的數(shù)據(jù)送入，則應(yīng)利用修正網(wǎng)絡(luò)加以修正。方法是將原有數(shù)據(jù)加3(即0011)后左移一位，例如變換單元內(nèi)現(xiàn)有數(shù)據(jù)為011

10、0,如需再移入一位數(shù)據(jù)(假設(shè)為1),則將原來數(shù)據(jù)0110加0011后得1001,然后左移1位，并將輸入數(shù)據(jù)移入得XXX1,0011。四位寄存器修正電路四位寄存器修正電路四位寄存器修正電路串行輸入高位在先clk圖3-43 串行二進(jìn)制碼/BCD碼轉(zhuǎn)換電路2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行仿真與測試。3、設(shè)計(jì)要求：能對串行輸入的8Bit二進(jìn)制碼進(jìn)行轉(zhuǎn)換，使輸出結(jié)果為3位BCD碼，輸出可以用LED顯示，也可經(jīng)譯碼用數(shù)碼管顯示（串行送入的二進(jìn)制碼，高位在前）。4、設(shè)計(jì)提示：應(yīng)先設(shè)計(jì)修正網(wǎng)絡(luò)。修正網(wǎng)絡(luò)可以用

11、時(shí)序電路實(shí)現(xiàn)“過5加3”功能，也可以用全加器實(shí)現(xiàn)。課題九 智能裁決器1、課題說明：本課題的任務(wù)是設(shè)計(jì)一臺(tái)可供八人搶答，時(shí)間可預(yù)置的智力競賽搶答裝置。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行仿真與測試。3、設(shè)計(jì)要求：（a）智能裁決器可供八人進(jìn)行搶答；（b）計(jì)時(shí)電路是一個(gè)能預(yù)置定時(shí)時(shí)間倒計(jì)時(shí)計(jì)數(shù)器，它能預(yù)置30s，60s或90s；（c）按下“啟動(dòng)按鈕”，計(jì)時(shí)器按照預(yù)置好的搶答時(shí)間開始倒計(jì)時(shí)，搶答者編號(hào)顯示為0；（d）搶答開始后，在規(guī)定時(shí)間內(nèi)，有人搶答，則顯示搶答者的編號(hào)，同時(shí)計(jì)數(shù)器停止計(jì)數(shù)，并穩(wěn)定顯示當(dāng)前

12、搶答的時(shí)間，報(bào)警電路也產(chǎn)生報(bào)警；（e）計(jì)數(shù)器數(shù)碼管顯示“0”以后，不能再進(jìn)行搶答；4、設(shè)計(jì)提示：使用優(yōu)先編碼器與計(jì)數(shù)器進(jìn)行設(shè)計(jì)；課題十 交通信號(hào)燈1、課題說明：十字路口的紅綠燈其兩條路的交通流量通常是不同的。本課題的任務(wù)就是設(shè)計(jì)一個(gè)交通控制燈，能夠根據(jù)主次道路的不同流量進(jìn)行控制。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行仿真與測試。3、設(shè)計(jì)要求：該交通燈控制器用于主干道與支道公路的交叉路口，要求是優(yōu)先保證主干道的暢通，因此，設(shè)計(jì)要求如下：（a）平時(shí)處于“主干道綠燈，支道紅燈”狀態(tài)，只有在支道有車輛要穿過

13、主干道時(shí)，才將交通燈切向“主干道紅燈，支道綠燈”，一旦支道無車輛通過路口，交通燈又回到“主干道綠燈，支道紅燈”的狀態(tài)。（b）主干道每次通行的時(shí)間不得短于1分鐘，支路每次通行的時(shí)間不得長于20秒，而這兩個(gè)狀態(tài)交換過程中出現(xiàn)“主黃、支紅”和“主紅，支黃”的狀態(tài)，持續(xù)時(shí)間都為4秒。4、設(shè)計(jì)提示：（a）用狀態(tài)機(jī)來設(shè)計(jì)實(shí)現(xiàn)；（b）可用計(jì)數(shù)器分頻來實(shí)現(xiàn)狀態(tài)之間的切換；課題十一 FIR濾波器設(shè)計(jì)1、課題說明：有限沖激響應(yīng)（FIR）數(shù)字濾波器和無限沖激響應(yīng)（IIR）數(shù)字濾波器廣泛應(yīng)用于數(shù)字信號(hào)處理系統(tǒng)中。IIR數(shù)字濾波器方便簡單，但它相位的非線性，要求采用全通網(wǎng)絡(luò)進(jìn)行相位校正，且穩(wěn)定性難以保障。FIR濾波器具

14、有很好的線性相位特性，使得它越來越受到廣泛的重視。本課題的任務(wù)就是設(shè)計(jì)一個(gè)FIR濾波器。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行軟件仿真與硬件測試；（d）分析誤差；3、設(shè)計(jì)要求：（a）設(shè)計(jì)并實(shí)現(xiàn)一個(gè)11階8位的FIR濾波器；（b）截止頻率為1kHz，采樣頻率為10kHz；4、設(shè)計(jì)提示：（a）利用Matlab計(jì)算出fir濾波器的各項(xiàng)參數(shù)；（b）濾波器由乘加模塊和寄存器實(shí)現(xiàn)；十二 8051與fpga接口邏輯設(shè)計(jì)1、課題說明：在一個(gè)實(shí)際的數(shù)字系統(tǒng)中經(jīng)常會(huì)同時(shí)用到單片機(jī)與fpga。因此需要設(shè)計(jì)單片機(jī)與fpga

15、之間的接口電路，以及編寫相應(yīng)的程序完成二者之間的數(shù)據(jù)傳輸。本課題的任務(wù)是要求通過總線擴(kuò)展方式實(shí)現(xiàn)單片機(jī)與fpga之間的通訊。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行軟件仿真與硬件測試。3、設(shè)計(jì)要求：（a）掌握單片機(jī)的基礎(chǔ)知識(shí)；（b）編寫單片機(jī)以及fpga進(jìn)行按總線方式進(jìn)行傳輸?shù)南嚓P(guān)程序；（c）單片機(jī)利用fpga接口程序?qū)崿F(xiàn)對fpga片內(nèi)ram的讀寫；4、設(shè)計(jì)提示：（a）詳細(xì)了解單片機(jī)讀寫外部存貯器的工作時(shí)序；（b）注意數(shù)據(jù)總線采用雙向端口設(shè)計(jì)；十三 I2C總線控制器的VHDL設(shè)計(jì)及實(shí)現(xiàn)1、課題說明：I

16、2C是一種較為常用的串行接口標(biāo)準(zhǔn)，具有協(xié)議完善、通訊效率高、支持芯片較多和占用I/O線較少等優(yōu)點(diǎn)?，F(xiàn)在，I2C總線已經(jīng)成為一個(gè)國際標(biāo)準(zhǔn)，應(yīng)用涉及家電、通信、控制等眾多領(lǐng)域。本課題正是利用硬件描述語言編寫I2C總線控制接口，利用此I2C接口實(shí)現(xiàn)與具有I2C接口的EEPROM的通訊。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行軟件仿真與硬件測試。3、設(shè)計(jì)要求：（a）掌握VHDL語言，寫出I2C接口程序；（b）在ModelSim環(huán)境下實(shí)現(xiàn)I2C接口程序的仿真； （c）在quartus環(huán)境下實(shí)現(xiàn)I2C接口程序的綜

17、合；（d）在EDA實(shí)驗(yàn)箱上利用所設(shè)計(jì)的接口程序，實(shí)現(xiàn)與eeprom（AT24C256）之間的通信；4、設(shè)計(jì)提示：了解掌握具有I2C總線接口的AT24C256的工作時(shí)序，利用狀態(tài)機(jī)來實(shí)現(xiàn)FPGA與AT24C256之間的通信；課題十四 設(shè)計(jì)一個(gè)信號(hào)頻譜分析儀1、課題說明：設(shè)計(jì)、制作一個(gè)可分析信號(hào)頻率成分，并可測量正弦信號(hào)失真度的頻譜分析儀。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行軟件仿真與硬件測試。3、設(shè)計(jì)要求：（a）輸入信號(hào)電壓范圍（峰-峰值）：100mV5V；（b）輸入信號(hào)包含的頻率成分范圍：200H

18、z10kHz；（c）頻率分辨力：100Hz（可正確測量被測信號(hào)中，頻差不小于100Hz的頻率分量的功率值）；（d）測量被測正弦信號(hào)的失真度；4、設(shè)計(jì)提示：（a）可采用8051單片機(jī)完成鍵盤輸入與結(jié)果顯示，fpga完成FFT運(yùn)算；（b）正弦波的失真度是指所有諧波能量之和與基波能量之比的平方根；課題十五 集成電路芯片測試儀1、課題說明：設(shè)計(jì)制作一個(gè)集成電路芯片測試儀，能對常用的74系列邏輯芯片進(jìn)行邏輯功能測試，以確定芯片的好壞和型號(hào)。2、設(shè)計(jì)內(nèi)容：（a）需求分析，確定總體框架；（b）分模塊具體設(shè)計(jì)，給出源文件(VHDL或Verilog源程序)； （c）對設(shè)計(jì)電路進(jìn)行軟件仿真與硬件測試。3、設(shè)計(jì)要求

19、：（a）通過鍵盤輸入型號(hào)，可以對74系列的00/02/04/08/10/11/20/21/27/30十種組合邏輯芯片進(jìn)行邏輯功能測試，確定其功能正確性； （b）通過鍵盤輸入管腿特性，可以確定上述74系列的組合邏輯芯片的型號(hào)； （c）顯示上述芯片的邏輯符號(hào)和邏輯表達(dá)式4、設(shè)計(jì)提示：可采用8051單片機(jī)結(jié)合fpga完成設(shè)計(jì)要求。其中單片機(jī)用于鍵盤輸入及測試結(jié)果顯示等功能，fpga用于集成電路的測試，并將測試結(jié)果返回給單片機(jī)。單片機(jī)按鍵輸入液晶顯示FPGA被測芯片測試向量生成電路被測芯片原型比較器芯片類型選擇圖3-44 集成電路測試框圖課題十六 彩燈控制器設(shè)計(jì)要求：設(shè)計(jì)能讓一排彩燈自動(dòng)改變顯示花樣的控制系統(tǒng)?？刂破鲬?yīng)有兩種控制方式：規(guī)則變化：變化節(jié)拍有0.5秒和0.25秒兩種，交替出現(xiàn)，每種節(jié)拍可有8種花樣，各執(zhí)行一或兩個(gè)周期后輪換隨