第五章中央處理器2-2

1、15.4.3 微程序控制器原理框圖（1）控制存儲(chǔ)器(只讀存儲(chǔ)器 CM) 用來(lái)存放全部指令系統(tǒng)的微程序。（2）微指令寄存器用來(lái)存放控制存儲(chǔ)器CM讀出的一條微指令信息（3）地址轉(zhuǎn)移邏輯 完成自動(dòng)完成修改微程序的任務(wù)2 圖5.24 微程序控制器組成原理圖3十進(jìn)制加法調(diào)整指令的實(shí)現(xiàn)5.4.5 5.4.5 微程序舉例微程序舉例45.4.5 CPU周期和微指令周期的關(guān)系 圖 5.26 CPU周期與微指令周期的關(guān)系55.4.6 機(jī)器指令與微指令關(guān)系n一條機(jī)器指令機(jī)器指令對(duì)應(yīng)一個(gè)微程序微程序，該微程序是由若干條微指令序列組成的。n指令和程序與內(nèi)存儲(chǔ)器內(nèi)存儲(chǔ)器有關(guān)， 微指令與微地址和控制存儲(chǔ)器控制存儲(chǔ)器有關(guān)。6

2、設(shè)計(jì)微指令結(jié)構(gòu)的目標(biāo)是： （1）有利于縮短縮短微指令字長(zhǎng)度； （2）有利于減小減小控制存儲(chǔ)器的容量； （3）有利于提高提高微程序的執(zhí)行速度； （4）有利于對(duì)微指令的修改修改； （5）有利于提高提高微程序設(shè)計(jì)的靈活性。5.5 微程序設(shè)計(jì)技術(shù)75.5.1 微命令編碼微命令編碼：對(duì)微指令中的操作控制字段采用的表示方法。微指令編碼的三種方法： （1）直接表示法 （2）編碼表示法 （3）混合表示法8 特點(diǎn)操作控制字段中的每一位代表一個(gè)微命令。 優(yōu)點(diǎn)：簡(jiǎn)單直觀，其輸出直接用于控制。 缺點(diǎn)微指令字較長(zhǎng)，因而使控制存儲(chǔ)器容量較大。（1）直接表示法9編碼表示法把一組相斥性的微命令信號(hào)組成一個(gè)小組（即一個(gè)字段），

3、然后通過(guò)小組（字段）譯碼器對(duì)每一個(gè)微命令信號(hào)進(jìn)行譯碼譯碼輸出作為操作控制信號(hào)。（2）編碼表示法10優(yōu)點(diǎn)字段譯碼控制法可使微指令字大大縮短。缺點(diǎn)由于增加譯碼電路，使微程序的執(zhí)行速度稍稍減慢。譯碼譯碼譯碼微命令. P1 P2 Pn .字段1字段2P字段下一個(gè)微地址順序控制順序控制圖5.30 段直接譯碼法11混合表示法：把直接表示法與字段編碼法混合使用把直接表示法與字段編碼法混合使用，綜合考慮微指令字長(zhǎng)、靈活性、執(zhí)行微程序速度等方面的要求。在微指令中可附設(shè)一個(gè)常數(shù)字段。在微指令中可附設(shè)一個(gè)常數(shù)字段。該常數(shù)可作為操作數(shù)送入ALU運(yùn)算，也可作為計(jì)數(shù)器初值用來(lái)控制微程序循環(huán)次數(shù)。（3）混合表示法125.5

4、.2 微地址的形成產(chǎn)生后繼微地址的兩種方法（1）計(jì)數(shù)器方式（2）多路轉(zhuǎn)移方式13基本特點(diǎn) ： 微指令的順序控制字段較短； 微地址產(chǎn)生機(jī)構(gòu)簡(jiǎn)單； 多路并行轉(zhuǎn)移功能較弱； 速度較慢； 靈活性較差。1.計(jì)數(shù)器方式14多路轉(zhuǎn)移：一條微指令具有多個(gè)轉(zhuǎn)移分支的能力稱為多路轉(zhuǎn)移。特點(diǎn) 能以較短的順序控制字段配合， 實(shí)現(xiàn)多路并行轉(zhuǎn)移； 靈活性好，速度較快； 轉(zhuǎn)移地址邏輯需要用組合邏輯方法設(shè)計(jì)。 2多路轉(zhuǎn)移方式15【例3】微地址寄存器有6位（A5A0），當(dāng)需要修改其內(nèi)容時(shí)，可通過(guò)某一位觸發(fā)器的強(qiáng)置端S將其置“1”?，F(xiàn)有三種情況：（1）執(zhí)行“取指”微指令后，微程序按IR的OP字段（IR3IR0）進(jìn)行16路分支；（

5、2）執(zhí)行條件轉(zhuǎn)移指令微程序時(shí)，按標(biāo)志C的狀態(tài)進(jìn)行路分支；（3）執(zhí)行控制臺(tái)指令微程序時(shí)，按IR4，IR5的狀態(tài)進(jìn)行4路分支。請(qǐng)按多路轉(zhuǎn)移方法設(shè)計(jì)微地址轉(zhuǎn)移邏輯。解：按所給設(shè)計(jì)條件，微程序有三種判別測(cè)試，分別為P1，P2，P3。由于修改A5A0的內(nèi)容具有很大靈活性，現(xiàn)分配如下：16（1）用P1和IR3IR0修改A3A0；（2）用P2和C修改A0；（3）用P3和IR5，IR4修改A5,A4。另外，還要考慮到時(shí)間因素T4（假設(shè)CPU周期最后一個(gè)節(jié)拍脈沖），故轉(zhuǎn)移邏輯表達(dá)式如下： A5P3IR5T4 A4P3IR4T4 A3P1IR3T4 A2P1IR2T4 A1P1IR1T4 A0P1IR0T4P2C

6、T4由于從觸發(fā)器強(qiáng)置端修改，故前5個(gè)表達(dá)式可用“與非”門實(shí)現(xiàn)，最后一個(gè)用“與或非”門實(shí)現(xiàn)。17微指令的格式分成兩類： 水平型微指令 垂直型微指令5.5.3 微指令格式18水平行微指令 一次能定義并執(zhí)行多個(gè)并行操作微命令的微指令 1水平型微指令水平型微指令的一般格式：控制字段判別測(cè)試字段下地址字段19水平型微指令分為三種：全水平型（不譯法）字段譯碼法水平型直接和譯碼相混合的水平型20垂直型微指令 微指令中設(shè)置微操作碼字段，采用微操作碼編譯法，由微操作碼規(guī)定微指令的功能。2. 垂直型微指令特點(diǎn)結(jié)構(gòu)類似于機(jī)器指令的結(jié)構(gòu)每條微指令功能簡(jiǎn)單21功能把源寄存器數(shù)據(jù)送目標(biāo)寄存器。(1)寄存器寄存器傳送型微指

7、令源寄存器編址目標(biāo)寄存器編址其他00015 1312 87 32 022功能選擇ALU的左、右兩輸入源信息，按ALU字段所指定的運(yùn)算功能（8種操作）進(jìn)行處理，并將結(jié)果送入暫存器中。左、右輸入源編址可指定31種信息源之一。 (2)運(yùn)算控制型微指令右輸入源編址ALU00115 1312 87 32 0左輸入源編址23寄存器編址存儲(chǔ)器編址讀寫01015 1312 87 32 1其他0功能將主存中一個(gè)單元的信息送入寄存器或者將寄存器的數(shù)據(jù)送往主存。(3)訪問(wèn)主存微指令24D測(cè)試條件00115 1312 43 0功能依測(cè)試對(duì)象的狀態(tài)決定是轉(zhuǎn)移到D所指定的微地址單元，還是順序執(zhí)行下一條微指令。(4)條件轉(zhuǎn)

8、移微指令25(1)水平型并行操作能力強(qiáng)，效率高，靈活性強(qiáng) 垂直型微指令則較差; (2)水平型微指令執(zhí)行指令時(shí)間短， 垂直型微指令執(zhí)行時(shí)間長(zhǎng);(3)由水平型微指令解釋指令的微程序，有微指令 字較長(zhǎng)而微程序短的特點(diǎn)。 垂直型微指令則相反;(4)水平型微指令用戶難以掌握， 垂直型微指令相對(duì)較易掌握。3.水平型微指令與垂直型微指令比較26微程序設(shè)計(jì)技術(shù) 靜態(tài)微程序設(shè)計(jì) 動(dòng)態(tài)微程序設(shè)計(jì)5.5.4 動(dòng)態(tài)微程序設(shè)計(jì)靜態(tài)微程序設(shè)計(jì)對(duì)應(yīng)于一臺(tái)計(jì)算機(jī)的機(jī)器指令只有一組微程序，微程序設(shè)計(jì)好之后，不好改變不好改變，這種微程序設(shè)計(jì)技術(shù)稱為靜態(tài)微程序設(shè)計(jì)。27動(dòng)態(tài)微程序設(shè)計(jì)當(dāng)采用 EPROM 作為控制存儲(chǔ)器時(shí)，可以通過(guò)改

9、變微指令和微程序改變微指令和微程序來(lái)改變機(jī)器的指令系統(tǒng)改變機(jī)器的指令系統(tǒng)，這種微程序設(shè)計(jì)技術(shù)稱為動(dòng)態(tài)微程序設(shè)計(jì)。28傳統(tǒng)傳統(tǒng)CPUCPU1、M6800 CPU地址緩沖寄存器（高）程序計(jì)數(shù)器（高位）堆棧指示器（高位）變址寄存器（高位）地址緩沖寄存器（低）程序計(jì)數(shù)器（低位）堆棧指示器（低位）變址寄存器（低位）累加器（A）累加器（B）狀態(tài)碼寄存器ALU（8位）數(shù)據(jù)緩沖寄存器指令寄存器操作控制器A15-A8A7-A0D7-D0允許使用數(shù)據(jù)總線 狀態(tài)控制 復(fù)位 非屏蔽中斷 停機(jī) 中斷請(qǐng)求 時(shí)鐘 1 時(shí)鐘 2 總線有效 讀/寫 有效存儲(chǔ)地址 29INTEL 8088 CPU4321總線接口ESCSSSDS

10、IPB-BUS 操作控制器總線接口單元BIUAH ALBH BLCH CLDH DLSPBPSIDI狀態(tài)標(biāo)志A-BUSALUPSWC-BUS執(zhí)行單元EU控制總線鎖存器地址總線數(shù)據(jù)總線30IBM 37016個(gè)32位通用寄存器4個(gè)64位浮點(diǎn)寄存器定點(diǎn)算術(shù)部件十進(jìn)算術(shù)部件浮點(diǎn)算術(shù)部件內(nèi) 部 總 線ARIRIRDR操作控制器存儲(chǔ)控制部件 程序狀態(tài)字到主存儲(chǔ)器315.7 典型的CPU1982年1月Intel公司推出80286。它采用6引線的四列直插式封裝。它具有獨(dú)立的16條數(shù)據(jù)線和24條地址線。芯片上集成13.5萬(wàn)個(gè)晶體管。3233Intel80386可以處理32位字長(zhǎng)的數(shù)據(jù)它采用CISC結(jié)構(gòu)。最高工作

11、頻率為40Mhz它有32位寄存器和電源管理器可以接80387協(xié)處理器有3v版本6個(gè)16位段緩沖器132I/O引腳32位地址線，24位地址線3435Intel公司于1989年推出了第二代32位微處理器80486。它采用CMOS工藝，芯片上集成了120萬(wàn)晶體管，是386的4倍以上168個(gè)引腳，PGA封裝。它也是采用CISC結(jié)構(gòu)，80位FPU，32位數(shù)據(jù)線，32位地址線，32位寄存器。3680486 結(jié)構(gòu)圖371993年3月22日，Intel推出Pentium。它有60Hz和66Hz兩種主頻；32位，CISC結(jié)構(gòu)；64位數(shù)據(jù)線；32位地址線；8級(jí)FPU并行處理器；310萬(wàn)個(gè)晶體管。3839并行性并行

12、性：同時(shí)性并發(fā)性計(jì)算機(jī)的的并行的三種形式：時(shí)間并行空間并行時(shí)間并行空間并行5.8 流水CPU5.8.1 并行處理技術(shù)40時(shí)間并行多個(gè)處理過(guò)程在時(shí)間上相互錯(cuò)開，輪流重疊地使用同一套硬件設(shè)備的各個(gè)部分，以加快硬件周轉(zhuǎn)而贏得速度?？臻g并行指資源重復(fù)，以“數(shù)量取勝”為原則來(lái)大幅度提高計(jì)算機(jī)的處理速度。時(shí)間并行空間并行既采用時(shí)間并行性又采用空間并行性。411流水計(jì)算機(jī)的系統(tǒng)組成多體交叉存儲(chǔ)器cache指令部件（指令I(lǐng)+k+1）（指令I(lǐng)+k）（指令I(lǐng)+2）（指令I(lǐng)+1）執(zhí)行部件（指令I(lǐng)）取指令、指令譯碼計(jì)算機(jī)操作數(shù)地址取操作數(shù)存儲(chǔ)器體系流水方式的CPUFIOF指令隊(duì)列算術(shù)邏輯運(yùn)算流水線圖5.37 流水計(jì)算

13、機(jī)系統(tǒng)組成原理示意圖5.8.2 流水CPU的結(jié)構(gòu)42CPU的三大部分組成指令部件指令隊(duì)列執(zhí)行部件執(zhí)行段的速度匹配采用的方法：將執(zhí)行部件分為定點(diǎn)執(zhí)行部件定點(diǎn)執(zhí)行部件和浮點(diǎn)執(zhí)行部浮點(diǎn)執(zhí)行部件件兩個(gè)可并行執(zhí)行的部分，分別處理定點(diǎn)運(yùn)算指令和浮點(diǎn)運(yùn)算指令；在浮點(diǎn)執(zhí)行部件中，又有浮點(diǎn)加法和浮點(diǎn)乘除部件，它們也可以同時(shí)執(zhí)行不同的指令；浮點(diǎn)運(yùn)算部件都以流水線方式工作 。432流水CPU的時(shí)空?qǐng)D假設(shè)指令周期包含四個(gè)子過(guò)程：取指令(IF) 指令譯碼(ID) 運(yùn)算(EX)結(jié)果寫回(WB) 每個(gè)子過(guò)程稱為過(guò)程段(Si) 44出IF圖5.38 流水計(jì)算機(jī)的時(shí)空?qǐng)D (a)一個(gè)指令流水線過(guò)程段IDEXWBS1S2S3S4入

14、圖 5.38(b)表示非流水計(jì)算機(jī)的時(shí)空?qǐng)D。對(duì)非流水計(jì)算機(jī)來(lái)說(shuō)，上一條指令的四個(gè)子過(guò)程全部執(zhí)行完畢后才能開始下一條指令。因此，每隔4個(gè)機(jī)器時(shí)鐘周期才有一個(gè)輸出結(jié)果。圖5.38 流水計(jì)算機(jī)的時(shí)空?qǐng)D (b)非流水線時(shí)空?qǐng)DI1空間SWBEXIDIFI1I1I1I2I2I2I2I1I2時(shí)間T1234567845圖 5.38(c)表示流水計(jì)算機(jī)的時(shí)空?qǐng)D。對(duì)流水計(jì)算機(jī)來(lái)說(shuō)，上一條指令與下一條指令的四個(gè)子過(guò)程在時(shí)間上可以重疊執(zhí)行。因此，當(dāng)流水線滿載時(shí)，每一個(gè)時(shí)鐘周期就可以輸出一個(gè)結(jié)果。圖5.38 流水計(jì)算機(jī)的時(shí)空?qǐng)D (c)標(biāo)量流水線時(shí)空?qǐng)DI1空間SWBEXIDIFI1I1I1I5I5I5I5I1I2時(shí)間T1

15、2345678I2I2I2I2I3I4I3I4I3I4I3I446比較：流水計(jì)算機(jī)在8個(gè)單位時(shí)間中執(zhí)行了5條指令，非流水計(jì)算機(jī)在8個(gè)單位時(shí)鐘僅執(zhí)行了2條指令。結(jié)論流水技術(shù)的應(yīng)用，使計(jì)算機(jī)的速度大大提高了。47標(biāo)量流水計(jì)算機(jī)計(jì)算機(jī)只有一條指令流水線超標(biāo)量流水計(jì)算機(jī)指計(jì)算機(jī)具有兩條以上的指令流水線例：Pentium微型機(jī)為超標(biāo)量流水計(jì)算機(jī)48圖5.38 流水計(jì)算機(jī)的時(shí)空?qǐng)D (d)超標(biāo)量流水線時(shí)空?qǐng)DI2空間SWBEXIDIFI1I1I1I10I1I2時(shí)間T12345678I2I2I2I9I8I10I7I9I8I1I3I4I5I3I4I6I5I3I4I6I5I3I4I6I7I5I6I8I9I7I8I1

16、0I9I10I7I3I4I5I6I7I8I9I10493流水線分類指令流水線 指令步驟的并行算術(shù)流水線指運(yùn)算操作步驟的并行STAR-100為 4級(jí)流水運(yùn)算器。TI-ASC為8級(jí)流水運(yùn)算器CRAY-1為14級(jí)流水運(yùn)算器。50處理機(jī)流水線（宏流水線）是指程序步驟的并行，由一串級(jí)聯(lián)的處理機(jī)構(gòu)成流水線的各個(gè)過(guò)程段，每臺(tái)處理機(jī)負(fù)責(zé)某一特定的任務(wù)。數(shù)據(jù)流從第一臺(tái)處理機(jī)輸入，經(jīng)處理后被送往到第二臺(tái)處理機(jī)相聯(lián)原緩沖存儲(chǔ)器中。第二臺(tái)處理機(jī)從該存儲(chǔ)器中取出數(shù)據(jù)進(jìn)行處理，然后傳送給第三臺(tái)處理機(jī)。如此串聯(lián)下去。51流水過(guò)程中出現(xiàn)的三種相關(guān)沖突資源相關(guān)數(shù)據(jù)相關(guān)控制相關(guān)5.8.3 流水線中的主要問(wèn)題521.資源相關(guān)指多條

17、指令流水線后在同一機(jī)器時(shí)鐘周期內(nèi)爭(zhēng)用同一個(gè)功能部件所發(fā)生的沖突。沖突解決辦法 1.其中一指令停頓一拍后再啟動(dòng)。 2.增設(shè)一個(gè)存儲(chǔ)器，將指令和數(shù)據(jù)分別放在兩個(gè) 存儲(chǔ)器中。53數(shù)據(jù)相關(guān)沖突由于多條指令的重疊處理，當(dāng)后繼指令所需的操作數(shù)，剛好是前一指令的運(yùn)算結(jié)果時(shí)，便發(fā)生數(shù)據(jù)相關(guān)沖突。數(shù)據(jù)相關(guān)：在一個(gè)程序中，如果必須等前一條指令執(zhí)行完畢后才能執(zhí)行后一條指令，那么這條指令就是數(shù)據(jù)相關(guān)的。2.數(shù)據(jù)相關(guān)54數(shù)據(jù)相關(guān)沖突的解決流水CPU的運(yùn)算器中特意設(shè)置若干運(yùn)算結(jié)果緩沖寄存器，暫時(shí)保留運(yùn)算結(jié)果，便于后繼指令直接使用，稱為定向傳送技術(shù)定向傳送技術(shù)55控制相關(guān)沖突 控制相關(guān)沖突是由轉(zhuǎn)移指令引起的。解決方法：延遲

18、轉(zhuǎn)移法 由編譯程序重排指令序列來(lái)實(shí)現(xiàn) 基本思想：先執(zhí)行再轉(zhuǎn)移 轉(zhuǎn)移預(yù)測(cè)法 硬件方法實(shí)現(xiàn) 基本思想：依指令過(guò)去行為預(yù)測(cè)將來(lái)行為3.控制相關(guān)56【例4】 流水線中有三類數(shù)據(jù)相關(guān)沖突：寫后讀（RAW）相關(guān)；讀后寫（WAR）相關(guān)；寫后寫（WAW）相關(guān)。判斷以下三組指令各存在哪種類型的數(shù)據(jù)相關(guān)。（1） I1ADDR1，R2， R3； (R2) (R3) R1 I2 SUBR4，R1， R5 ；(R1) (R5) R4（2）I3 STAM （ x ）， R3；(R3) M(x)， M(x) 是存儲(chǔ) 單元I4 ADDR3，R4，R5； (R4) (R5) R3（3）I5MUL R3，R1，R2； (R1)

19、x (R2) R3 I6 ADD R3，R4，R5； (R4) (R5) R357 解：第(1)組指令中，I1指令運(yùn)算結(jié)果應(yīng)先寫入R1，然后在I2指令中讀出R1內(nèi)容。由于I2指令進(jìn)入流水線，變成I2指令在I1指令寫入R1前就讀出R1內(nèi)容，發(fā)生RAW相關(guān)。 第(2)組指令中，I3 指令應(yīng)先讀出 R3內(nèi)容并存入存儲(chǔ)單元M(x)，然后在 I4指令中將運(yùn)算結(jié)果寫入R3 。但由于I4進(jìn)入流水線，變成I4指令在I2指令讀出R3內(nèi)容前就寫入R3, 發(fā)生W AR相關(guān)。 第(3)組指令中，如果 I6 指令的加法運(yùn)算完成時(shí)間早于 I5 指令的乘法運(yùn)算時(shí)間，變成指令I(lǐng)6 在指令 寫入I5前就寫入R34 ，導(dǎo)致R3的

20、內(nèi)容錯(cuò)誤，發(fā)生WAW相關(guān)。581Pentium的技術(shù)性能Pentium是Intel公司生產(chǎn)的超標(biāo)量流水處理器；早期使用5V工作電壓，后期使用3.3V工作電壓；CPU的主頻是片外主總線時(shí)鐘頻率的倍頻；CPU它是一個(gè)32位微處理器；通向存儲(chǔ)器的外部數(shù)據(jù)總線寬度為64位；CPU外部地址總線寬度是36位，但一般使用32位寬；物理地址空間為4096MB（4GB）；虛擬地址空間為64TB，分頁(yè)模式除支持4KB頁(yè)面外還支持2MB和4MB頁(yè)面；5.8.4 奔騰CPU59CPU內(nèi)部分別設(shè)置指令 cache 和數(shù)據(jù)cache,外部還可接L2cache；CPU采用U，V兩條指令流水線，能在一時(shí)鐘周期內(nèi)發(fā)射兩條簡(jiǎn)單的

21、整數(shù)指令，也可發(fā)射一條浮點(diǎn)指令；操作控制器采用硬布線控制和微程序控制相結(jié)合的方式；Pentium具有非固定長(zhǎng)度的指令格式，9種尋址方式，191條指令。60BTB轉(zhuǎn)移目標(biāo)緩沖TLB64位數(shù)據(jù)總線頁(yè)面部件預(yù)取緩沖(2套)指令譯碼控制部件總 線 部 件控制 ROM地 址 產(chǎn) 生 U流水線地 址產(chǎn) 生V流水線整數(shù)寄存器堆ALU U流水線ALU V流水線桶形移位器浮點(diǎn)部件控制寄存器堆加法除法乘法TLB數(shù)據(jù)cache8KB32位地址總線323232323232轉(zhuǎn)移驗(yàn)證和目標(biāo)地址指令cache8KB256指令指針預(yù)取地址64位數(shù)據(jù)總線32位地址總線控制808061 新型體系結(jié)構(gòu)特點(diǎn)1.超標(biāo)量流水線2.指令C

22、ache和數(shù)據(jù)Cache3.浮點(diǎn)單元4.專一預(yù)測(cè)62（1）超標(biāo)量流水線超標(biāo)量流水線是 Pentium 系統(tǒng)結(jié)構(gòu)的核心；由U U和和V V兩條指令流水線兩條指令流水線構(gòu)成；每條流水線都有自己的ALUALU、地址生成電路地址生成電路、與數(shù)據(jù)數(shù)據(jù)CacheCache的接口；兩個(gè)指令預(yù)取緩沖器，每個(gè)都是32字節(jié)，負(fù)責(zé)由指令Cache或主存取指令并放入其中。63 指令譯碼器1.完成譯碼指令2.指令配對(duì)檢查 發(fā)射一對(duì)指令必須滿足如下條件：1.兩條指令是簡(jiǎn)單指令;2.兩條指令不發(fā)生數(shù)據(jù)相關(guān)；3.每條指令不同時(shí)含有立即數(shù)和偏移量；4.只有I1允許帶有指令前綴。64（2）指令Cache和數(shù)據(jù)Cache奔騰CPU

23、分設(shè)指令Cache和數(shù)據(jù)Cache，各為8K。指令Cache只讀，以單端口256位向指令預(yù)取緩沖器提供超常指令字代碼。數(shù)據(jù)Cache是可讀寫的，雙端口，每個(gè)端口32位，兩個(gè)Cache與64位數(shù)據(jù)，32位地址的CPU內(nèi)部總線相連。兩個(gè)Cache都是2路組相聯(lián)結(jié)構(gòu)，每個(gè)32字節(jié)。兩個(gè)Cache都使用物理地址。65（3）浮點(diǎn)運(yùn)算部件 Pentium CPU的8段流水浮點(diǎn)運(yùn)算器 前4段為1. 指令預(yù)取（PF）2. 指令譯碼（D1）3. 地址生成（D2）4. 取操作數(shù)（EX） 在U，V流水線中完成。66后4段為1.執(zhí)行1（X1）2.執(zhí)行2（X2）3.結(jié)果寫回寄存器堆（WF）4.錯(cuò)誤報(bào)告（ER）在浮點(diǎn)運(yùn)算

24、部件中完成。（4）動(dòng)態(tài)轉(zhuǎn)移預(yù)測(cè)技術(shù)Pentium采用動(dòng)態(tài)轉(zhuǎn)移預(yù)測(cè)技術(shù)使得執(zhí)行轉(zhuǎn)移指令時(shí)流水線不斷流。675.9.1 RISC機(jī)器的特點(diǎn)RISC的三個(gè)基本要素： （1）一個(gè)有限的簡(jiǎn)單的指令集； （2）CPU配備大量的通用寄存器； （3）強(qiáng)調(diào)對(duì)指令流水線的優(yōu)化。5.9 RISC CPU68 RISC機(jī)器的特征：1. 使用等長(zhǎng)指令。2. 尋址方式少且簡(jiǎn)單。3. 只有取數(shù)指令、存數(shù)指令訪問(wèn)存儲(chǔ)器。4. 指令集中的指令數(shù)目少，指令格式。5. 指令功能簡(jiǎn)單，控制多采用硬布線方式。6. 平均而言，所有指令的執(zhí)行時(shí)間為一個(gè)處理時(shí)鐘周期。697. 指令格式中，用于指派整數(shù)寄存器的個(gè)數(shù)不少于32個(gè)，用于指派浮點(diǎn)寄

25、存器的個(gè)數(shù)不少于16個(gè)。 8. 強(qiáng)調(diào)通用寄存器資源的優(yōu)化使用。9. 支持指令流水并強(qiáng)調(diào)指令流水的優(yōu)化使用。10.RISC技術(shù)的復(fù)雜性在它的編譯程序。70表表5.6 CISC與與RICS的主要特征對(duì)比的主要特征對(duì)比比較內(nèi)容CISCRISC指令系統(tǒng)復(fù)雜，龐大簡(jiǎn)單,精簡(jiǎn)指令數(shù)目一般大于200一般小于100指令格式一般大于4一般小于4尋址方式一般大于4一般小于4指令字長(zhǎng)不固定等長(zhǎng)可訪問(wèn)指令不加限制只有LOAD/STORE各種指令使用頻率相差很大相差不大各種指令使用時(shí)間相差很大基本上在一個(gè)周期完成優(yōu)化編碼實(shí)現(xiàn)很難較容易程序源代碼長(zhǎng)度較短較長(zhǎng)控制器實(shí)現(xiàn)方式基本為微程序控制基本上是硬布線控制軟件系統(tǒng)開發(fā)時(shí)間

26、較短較長(zhǎng)71 188110CPU88110CPU結(jié)構(gòu)框圖結(jié)構(gòu)框圖5.9.2 RISC CPU實(shí)例72三個(gè)Cache：指令Cache 數(shù)據(jù)Cache 目標(biāo)指令Cache兩個(gè)寄存器堆：通用寄存器堆 擴(kuò)展寄存器堆12個(gè)執(zhí)行功能部件LOAD/STORE讀寫部件 超標(biāo)量指令派遣/轉(zhuǎn)移部件整數(shù)運(yùn)部件（2個(gè)） 浮點(diǎn)加法部件 乘法部件除法部件 圖形處理部件（2個(gè)） 位處理部件7328811088110的指令流水線的指令流水線74753指令動(dòng)態(tài)調(diào)度策略指令動(dòng)態(tài)調(diào)度策略88110的動(dòng)態(tài)調(diào)度策略按序發(fā)射按序完成記分牌用以判斷能否發(fā)射指令76【例5】超標(biāo)度為2的超標(biāo)量流水線結(jié)構(gòu)模型如圖5.42（a）所示。它分為4個(gè)段

27、，即取指（F）段、譯碼（D）段、執(zhí)行（E）段和寫回（W）段。F，D，W段只需1個(gè)時(shí)鐘周期完成。E段有多個(gè)功能部件，期中LOAD/要STORE部件完成數(shù)據(jù)cache訪問(wèn)，只需1個(gè)時(shí)鐘周期；加法器完成需2個(gè)時(shí)鐘周期，乘法器需3個(gè)時(shí)鐘周期，它們都已流水化。F段和D段要求成對(duì)的輸入。E段有內(nèi)部數(shù)據(jù)定向傳送，結(jié)果生成即可使用。77現(xiàn)有如下6條指令序列，期中I1，I2有RAW相關(guān)，I3，I4有WAR相關(guān)，I5，I6有WAW相關(guān)和RAW相關(guān)。I1LADR1，A ；M（A）R1，M（A）是存儲(chǔ)器單元I2ADDR2，R1；（R2）（R1）R2I3ADDR3，R4；（R3）（R4）R3I4MULR4，R5；（R4

28、）（R5）R4I5LADR6，B ； M（B）R6，M（B）是存儲(chǔ)器單元I6MULR6，R7；（R6）（R7）R678請(qǐng)畫出：（1）按序發(fā)射按序完成各段推進(jìn)情況圖；（2）按序發(fā)射按序完成的流水線時(shí)空?qǐng)D。解：（1）按序發(fā)射按序完成各段情況推進(jìn)圖如圖5.42（b）所示。由于I1，I2間有RAW相關(guān)，I2要推遲一個(gè)時(shí)鐘才能發(fā)射。類似的情況也存在于I5，I6之間。79I3，I4之間有WAR相關(guān)，但按序發(fā)射，即使I3，I4并行操作，也不會(huì)導(dǎo)致錯(cuò)誤。I5，I6間還有WAW相關(guān)，只要I6的完成放在I5之后，就不會(huì)出錯(cuò)。注意，I5實(shí)際上已在時(shí)鐘6執(zhí)行完畢，但一直推遲到時(shí)鐘9才寫回，這是為了保持按序完成。超標(biāo)量

29、流水線完成6條指令的執(zhí)行任務(wù)總共需要10個(gè)時(shí)鐘周期。 （2）根據(jù)各段推進(jìn)情況圖可畫出流水線時(shí)空?qǐng)D，如圖5.42（c）所示。80 圖5.42 超標(biāo)量流水線各段推進(jìn)情況圖和時(shí)空?qǐng)D取指段譯碼段執(zhí)行段寫回段12D1D2發(fā)射取存部件12加加乘乘2乘3(a) 超標(biāo)量流水模型結(jié)構(gòu)I1I2I2I3I4I5I6I1I2I2 I3I4I5 I3I4I5I4 I6I5 I6 I6譯碼段執(zhí)行段I1I2I3I4I5I6寫回段2345678910時(shí)鐘(b) 各段推進(jìn)情況815.10.1 多媒體技術(shù)的主要問(wèn)題5.10 多媒體 CPU多媒體技術(shù) 指計(jì)算機(jī)把各種不同的電子媒質(zhì)集成起來(lái)，統(tǒng)一進(jìn)行存儲(chǔ)存儲(chǔ)，處理處理和傳輸傳輸。同時(shí)在這些部件之間建立邏輯連接，從而使整個(gè)系統(tǒng)具有交互性交互性。82 多媒體技術(shù)解決的主要問(wèn)題：1. 圖像與聲音的壓縮技術(shù)2. 適應(yīng)多媒體技術(shù)的軟件技術(shù)3. 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)方面的技術(shù)83 一種多媒體擴(kuò)展結(jié)構(gòu)技術(shù)，極大提高了計(jì)算機(jī)在多媒體和通信應(yīng)用方式的功能。 Pentium CPU集成技術(shù)體現(xiàn)在：1. 采用種新的數(shù)據(jù)類型；2. 使用個(gè)64位寬的寄存器