2012年數(shù)字邏輯復(fù)習(xí)題

1、2012 數(shù)字邏輯復(fù)習(xí)提要、選擇題1. 若 ABCDEFG為H 最小項，則它有邏輯相鄰項個數(shù)為A. 8 B. 8C. 2D. 1622 / 242. 如果編碼 0100 表示十進制數(shù) 4，則此碼不可能是 (B )余 3 循環(huán)碼A. 8421BCD 碼 B. 5211BCD 碼 C. 2421BCD 碼 D.3. 構(gòu)成移位寄存器不能采用的觸發(fā)器為 ( D )A. R-S 型 B. J-K型 C. 主從型 D. 同步型 5. 以下 PLD中，與、或陣列均可編程的是 (C ) 器件。A. PROM B. PAL C. PLA D. GAL，它的卡諾圖如右圖所示。函數(shù)的6函數(shù) F(A,B,C,D)=

2、m(1,3,4,6,8,10)最簡與或表達式F= A。AABDABDABDABCACDABDBABCABDACDCDABDABDABD7組合電路是指 B 組合而成的電路。A觸發(fā)器B門電路C計數(shù)器D寄存器8電路如右圖所示，經(jīng) CP脈沖作用后，n+1欲使 Qn+1=Q，則 A，B 輸入應(yīng)為 ABAA=0，B=0 BA=1，B=1CA=0，B=1 DA=1，B=0 9一位十進制計數(shù)器至少需要 4 個觸發(fā)器。A3B4C 5D1010n 個觸發(fā)器構(gòu)成的扭環(huán)計數(shù)器中，無效狀態(tài)有D 個。AnB 2nC 2n-1D 2n-2n11 GAL器件的與陣列，或陣列 D 。A固定，可編程B可編程，可編程C固定，固定D

3、可編程，固定12下列器件中是 C 現(xiàn)場片。A觸發(fā)器B計數(shù)器C EPROM D加法器13 IspLSI 器件中，縮寫字母 GLB是指 B。A 全局布線區(qū) B通用邏輯塊 C輸出布線區(qū) D I/O 單元 14 在下列邏輯部件中，不屬于組合邏輯部件的是D 。A 譯碼器 B 編碼器 C全加器 D 寄存器15八路數(shù)據(jù)選擇器，其地址輸入端 （ 選擇控制段 ） 有 C 個。A 8B2C3D416 為將 D觸發(fā)器轉(zhuǎn)換為 T觸發(fā)器，下圖所示電路虛線框內(nèi)應(yīng)是A 或非門B 與非門C 異或門D 同或門17用 n個觸發(fā)器構(gòu)成計數(shù)器，可得到最大計數(shù)摸是Bn n-1A nB2n C2nD 2n-118 F(A,B, C)m(

4、0,1,2,3,4,5,6),則F ( ) C(A)ABC (B)A+B+C (C)A B C (D)ABC19或非門構(gòu)成的基本 RS觸發(fā)器，輸入端 SR的約束條件是( A )(A)SR=0 (B)SR=1 (C)S R 1 (D)S R 021在 CP作用下，欲使 D觸發(fā)器具有 Qn+1=Qn 的功能，其 D 端應(yīng)接( D )(A)1 (B) 0 (C)Qn (D) Q n22比較兩個兩位二進制數(shù) A=A1A0 和 B=B1B0，當(dāng) A>B時輸出 F=1，則 F 的表 達式是（ C ）。(A) F A1 B1(B) F A1 A0 B1B0(C) F A1 B1 A1 B1 A0 B0

5、(D) F A1 B1A0B023.下列電路中屬于數(shù)字電路的是（ D ）。A. 差動放大電路B.集成運放電路C. RC 振蕩電路D.邏輯運算電路24.表示任意兩位十進制數(shù)，需要（ B ）位二進制數(shù)。A. 6B.7C. 8D.925.n 個變量可以構(gòu)成（ C ）個最大項或最小項。A. nB.2nC. 2 nD.2 n-126.下列觸發(fā)器中，沒有約束條件的是（ C ）。A. 主從 R-S 觸發(fā)器B.基本 R-S 觸發(fā)器C. 主從 J-K 觸發(fā)器D.以上均有約束條件27.組合邏輯電路中的險象是由于（ C ）引起的。A. 電路未達到最簡B.電路有多個輸出C. 電路中的時延D.邏輯門類型不同28. 實現(xiàn)

6、同一功能的 Mealy 型同步時序電路比 Moore型同步時序電路所需要 的( D )。A. 狀態(tài)數(shù)目更多B. 狀態(tài)數(shù)目更少C. 觸發(fā)器更多D. 觸發(fā)器一定更少29. 用 0011 表示十進制數(shù) 2，則此碼為 (D ) 。A. 余 3 碼B. 5421 碼C. 余 3 循環(huán)碼D. 格雷碼31. 函數(shù) F(A,B,C,D)= m(1,3,4,6,8,10) ，它的卡諾圖如右圖所示。函數(shù)的ABCD最簡與或表達式 F=( A )32. 組合電路是指 ( B ) 組合而成的電路。A觸發(fā)器B門電路C計數(shù)器D寄存器33. 八路數(shù)據(jù)分配器，其地址輸入(選擇控制)端有 ( C ) 個。A1B 2C3D 834

7、. 555 定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器輸出脈寬t w 為B.1.1RCA.1.3RCC.0.7RCD.RC35. 下列觸發(fā)器中，沒有約束條件的是( C)。B. 基本 R-S 觸A. 主從 R-S 觸發(fā)器發(fā)器C. 主從 J-K 觸發(fā)器D.以上均有約束條件36. 實現(xiàn)兩個四位二進制數(shù)相乘的組合電路，應(yīng)有（B）個輸出函數(shù)。A. 4B.8C. 10D.1237. 組合邏輯電路中的險象是由于（ C ）引起的。A. 電路未達到最簡B.電路有多個輸出C. 電路中的時延D.邏輯門類型不同38. 實現(xiàn)同一功能的 Mealy 型同步時序電路比 Moore 型同步時序電路所需要 的 （ D ） 。A. 狀態(tài)數(shù)目更多B

8、.狀態(tài)數(shù)目更少C. 觸發(fā)器更多D. 觸發(fā)器一定更少39. 用 0011 表示十進制數(shù) 2，則此碼為 （ D ） 。A. 余 3 碼B. 2421 碼C. 余 3 循環(huán)碼D.格雷碼40. 標準與或式是由（ B ）構(gòu)成的邏輯表達式。A. 與項相或B.最小項相或C. 最大項相與D.或項相與41. J-K 觸發(fā)器在 CP時鐘脈沖作用下，要使得 Q（n+1） =Qn，則輸入信號必定不 會為（ A ）。A. J = K = 0B. J = Q, K =QD. J = Q, K = 0C. J = 0, K =Q42. A101 101 = ( A）。A. AB.C. 0D. 144. 表示任意兩位無符號十

9、進制數(shù)需要（）二進制數(shù)。A 6 B 7 C 8 D46補碼 1.1000 的真值是（）。A +1.0111B-1.0111 C-0.1001 D-0. 100047標準或 - 與式是由（ C ）構(gòu)成的邏輯表達式。A與項相或 B 最小項相或 C 最大項相與 D或項相與48下列四種類型的邏輯門中，可以用（D ）實現(xiàn)三種基本運算。A與門或門C 非門與非門49將 D觸發(fā)器改造成 T 觸發(fā)器，下圖所示電路中的虛線框內(nèi)應(yīng)是（）。A或非門 B 與非門 C 異或門 D 同或門50實現(xiàn)兩個四位二進制數(shù)相乘的組合電路，應(yīng)有（A 8B. 9 C. 10 D. 1151要使 JK 觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，

10、A ）個輸出函數(shù)。JK 端取值應(yīng)為（ D ）。A JK=00B JK=01JK=10 D JK=11，需要52設(shè)計一個四位二進制碼的奇偶位發(fā)生器（假定采用偶檢驗碼）（ B ）個異或門。A2B. 3C. 4D. 553一個 3：8線的地址譯碼器（ 74LS138），其控制信 G1、 G2A 、G2B 的組合為 _D_時才對輸入進行譯碼。A. 110B. 101C. 111 D. 10054邏輯函 FBC ABAC，當(dāng)變量的取值為_A_時，將出現(xiàn)競爭冒險現(xiàn)象。A B=C=1B B=C=0C A=1，C=0DA=0，B=055下列邏輯函數(shù)中，與（A+B)（A+C）等價的是_C_。A. F=AB B

11、F=A+B C A+BC D F= B+C56函數(shù) F=AB +AB 轉(zhuǎn)換成或非或非式為（ B ）A A B A BB A BABC AB ABDABAB57圖示 ROM陣列邏輯圖，當(dāng)?shù)刂窞锳1A0=10 時，該字單元的內(nèi)容為（ C ）A 1l10B 0111C 1010D 010058下列時序電路的狀態(tài)圖中，具有自啟動功能的是（ B ）59在下列電路中不是組合邏輯電路的是（ D ）A、譯碼器B 、編碼器 C 、全加器 D 、寄存器60 EPROM的與陣列( A)，或陣列)。B 可編程，固定D 可編程，可編程)個觸發(fā)器。A 固定，可編程C 固定，固定61一個十進制計數(shù)器至少需要(BA 3B4C

12、5D 1062下列表達式中不存在競爭冒險的有(C )。A Y= B+ABBY=AB+ BCC Y=ABC +ABDY=( A+ B) AB63 ISP 技術(shù)的特點是 _D_。A必須用編程器B不可反復(fù)編程C成為產(chǎn)品后不可再改變 D 系統(tǒng)在線工作過程中可以編程64 PROM、PLA、PAL三種可編程器件中， _AB是可編程的。A PROM的或門陣列B .PAL 的與門陣列CPAL的與門陣列或門陣列D PROM的與門陣列B n 2 個D (2 n-1) 個( B ) A A=0A 1=A66下列四個數(shù)中最大的數(shù)是 ( B )A (AF) 16B0) 8421BCDC(10100000) 2D (19

13、8) 1067將代碼 (10000011) 8421BCD轉(zhuǎn)換成二進制數(shù)為(B )A (01000011) 2B (01010011) 2D1) 2C (10000011) 268 N個變量的邏輯函數(shù)應(yīng)該有最小項(C )A2n個C2n個69下列關(guān)于異或運算的式子中，不正確的是A A A=0BC A 0=AD70下圖所示邏輯圖輸出為“ 1”時，輸入變量(ABCD取值組合為71ABCD0000010111101111列各門電路中， ( B )的輸出端可直接相連，實現(xiàn)線與。A一般 TTL 與非門集電極開路 TTL 與非門般 TTL 或非門C一般 CMOS與非門72ABC A D在四變量卡諾圖中有 (

14、 D個小格是“ 1”B 12A1373C6D 5對于鐘控RS觸發(fā)器，若要求其輸出0”狀態(tài)不變， 則輸入的 RS信號應(yīng)為( A )A RS=X0RS=0XC RS=X1RS=1X74 JK觸發(fā)器在CP 脈沖作用下，欲使Qn，則輸入信號必定不為)。AJKCQ，75 Moore 型時序電路的輸出 _B與當(dāng)前狀態(tài)有關(guān)A與當(dāng)前輸入有關(guān)76 PAL是指_B_。A可編程邏輯陣列B可編程陣列邏輯C通用陣列邏輯D只讀存儲器與當(dāng)前輸入和狀態(tài)都無關(guān)C 與當(dāng)前輸入和狀態(tài)都有關(guān)D 77 ispLSI 器件中 ,GRP是指 _AA 全局布線區(qū)C 輸出布線區(qū)78. GAL 是 C 。A隨機讀寫存儲器C通用陣列邏輯B 通用邏

15、輯塊D 輸入輸出單元B可編程邏輯陣列D現(xiàn)場可編程門陣列79. EPROM的與陣列 A，或陣列 。A固定，可編程 B可編程，固定C固定，固定D可編程，可編程80. 在 ispLSI 器件中， GRP是指 A 。A全局布線區(qū)B通用邏輯塊C輸出布線區(qū)D輸入輸出單元二、填空題1. (3AD.08) 16=(_941.03125) 10=(_1655.02) 82. CMOS的最基本的邏輯單元是由 PMOS管 和_NMOS管 按照互補對稱形式連接起來構(gòu)成的。3. 二值邏輯中，變量的取值不表示 _數(shù)量的大小 _ ，而是指兩種狀態(tài)4. 描述時序電路的邏輯表達式為 _輸出方程 、_狀態(tài)方程 和驅(qū)動方程。5.

16、用組合電路構(gòu)成多位二進制數(shù)加法器有_串行進位加法器 和 _超前進位加法器 _二種類型。6. 十進制數(shù) (119) 10轉(zhuǎn)換為八進制數(shù)是 167 ，二進制數(shù) 10100) 2轉(zhuǎn)換成十六 進制數(shù)是 3AB4 。7. 組合邏輯電路在結(jié)構(gòu)上不存在輸出到輸入的 反饋 通路，因此輸出 狀態(tài)不影響 輸入 狀態(tài)。8. 譯碼器的邏輯功能是將某一時刻的 多個 輸入信號譯成唯一的輸 出信號，因此通常稱為 多一 譯碼器。9. 按照數(shù)據(jù)寫入方式特點的不同， ROM可分為掩膜 ROM， _PROM，_EPROM。_10. 時序邏輯電路的特點是，任意時刻的輸出不僅取決于該時刻的輸入信 號，而且還與電路 狀態(tài) 有關(guān)，因此時序

17、邏輯電路具有 記憶存儲 功能。11. 一個 ROM的存儲矩陣有 64 行、64 列，則存儲矩陣的存儲容量為 216 個 存儲 元 。12. 低密度的 PLD由輸入緩沖器、 與陣列 、 或陣列 、輸出緩 沖器四部分功能電路組成。13. 十進制數(shù)（0.7875 ）10轉(zhuǎn)換成八進制數(shù)是 0.623，十六進制數(shù)（1C4）16轉(zhuǎn)換成十進制數(shù)是 452 。14. 伴 隨著PLD 器件 出現(xiàn)，邏 輯函數(shù)的 表示 方法開始 使用硬件描述語言 法。15. 門電路的輸入、 輸出高電平賦值為 0 ，低電平賦值為 1 ，這種關(guān) 系是負邏輯關(guān)系。16. 組合邏輯電路的輸出只與當(dāng)時的 輸入 狀態(tài)有關(guān)，而與電路的 過去輸入

18、狀態(tài)無關(guān)。17. 實現(xiàn)譯碼功能的組合邏輯電路稱為譯碼器，用來完成編碼工作的組合邏輯電路稱為 編碼器。18. 時序邏輯電路的 輸出不 僅和 當(dāng)時輸入 有關(guān)，而且 和 輸入狀態(tài)有關(guān)。19. PLA 是將 ROM中的地址譯碼器改為 乘積項發(fā)生器的一種可編程邏輯器件，其 與或陣列 均可編程。20. 數(shù)字 ISP 邏輯器件有 ispISI 、 ispGDS、ispGAL 三類。21. 十進制數(shù)（0.7875 ）10轉(zhuǎn)換成八進制數(shù)是 0.623，十六進制數(shù)（1C4）16轉(zhuǎn)換成十進制數(shù)是 452 。22. Moore 和 MEALY 型時序電路的本質(zhì)區(qū)別是 輸出與輸入是否直接相關(guān)23. 邏輯門電路的輸入端個

19、數(shù)稱為它的 （ 扇入）系數(shù)， 門電路帶同類門數(shù)量的多少稱為它的（扇出 ）系數(shù)。） 取決于（ 當(dāng)時其余部分輸出函24. 組合邏輯電路在任意時刻的 （ 電路的輸出 的輸入 ）。25. 設(shè)計多輸出組合邏輯電路時，只有充分考慮（），才能使電路達到 （ 最簡 ）26. Mealy 型時序邏輯電路的輸出是（ 輸入和狀態(tài) ）的函數(shù)， Moore 型時序邏輯電路的輸出是（ 狀態(tài) ）的函數(shù)。27. 化簡完全確定 （ 狀態(tài)圖 ） 引用了狀態(tài) （ 等效 ）的 概念。28. 一個 Mealy 型“ 0011”序列檢測器的最簡狀態(tài)表中包含（4 ）個狀態(tài)，電路中有（ 2 ）個觸發(fā)器。29. 消除組合邏輯電路中險象的常用方

20、法有增加慣性延時環(huán)節(jié)、 （ 增加冗 余項 ）和（ 選通法 ）三種。30. 時序邏輯電路按其狀態(tài)改變是否受統(tǒng)一時種信號控制，可將其分為（ 同步時序邏輯電路 ）和（ 異步時序邏輯電 路 ）兩種類型。31（00101001）2 = （ 29）16 = （41） 10= （ 0100 ，0001 ）BCD32鎖存器或觸發(fā)器在電路上具有兩個穩(wěn)定的物理狀態(tài)，我們把輸入信號變化之前的狀態(tài)稱為 _現(xiàn)態(tài) ，輸入信號變化后的狀態(tài)稱為_次態(tài)33邏輯電路中存在競爭現(xiàn)象。 我們通常， 把不產(chǎn)生錯誤輸出的競爭稱為 _ 非臨界競爭 ，導(dǎo)致錯誤輸出的競爭稱為 _ 臨界競爭 。34 PLD稱為_可編程邏輯器件 ，它是有與陣列和

21、 _或陣列 _組成的可編程陣列組成。35. 時序邏輯電路的輸出不僅和 _輸入 _有關(guān)，而且和狀態(tài) _有關(guān)。36. 時序邏輯電路按照其狀態(tài)的改變方式不同，分為_同步時序 _電路和異步時序 _ 電路。37. 門電路的輸入、 輸出高電平賦值為 _0_，低電平賦值為 _1_，這種關(guān)系 稱為負邏輯關(guān)系。38. ROM由地址譯碼器， _存儲電路 _，_輸出電路 _三部分功能電路組成。39組合邏輯電路在結(jié)構(gòu)上不存在輸出到輸入的反饋通路， 因此輸出狀態(tài)不影響 輸入 狀態(tài)。40二值邏輯中，變量的取值不表示 _數(shù)量大小 _，而是指 _狀態(tài) 。41. 鎖存器或觸發(fā)器在電路上具有兩個穩(wěn)定的物理狀態(tài)，我們把輸入信號變

22、化之前的狀態(tài)稱為 （ 現(xiàn)態(tài)），輸入信號變化后的狀態(tài)稱為（ 次態(tài)） 。42. 數(shù)字邏輯電路可分為 （ 組合邏輯電路 ） 和 （ 時序邏輯電路 ） 兩大類。43. 時序邏輯電路按其狀態(tài)改變是否受統(tǒng)一時種信號控制，可將其分為 （ 同步時序 ）和（ 異步 時序 ）兩種類型。43 隨 機 讀 寫 存 儲 器 ， 根 據(jù) 存 儲 元 的 存 儲 機 理 的 不 同 ， 分 為 （ SRAM ）和（ DRAM ）兩類， 它們是易失型存儲器。44. 門電路的輸入、輸出高電平賦值為（ 0 ），低電平賦值為 （ 1） ，這種關(guān)系稱為負邏輯關(guān)系。45. 全加器是一種實現(xiàn)兩個一位二進制數(shù)以及來自低位的進位相加，產(chǎn)生和

23、 ）及（ 進位位 ）功能的邏輯電路。），每輸入一組不同的46. 實現(xiàn)譯碼功能的組合邏輯電路稱為 （ 譯碼器代碼，只有 （ 1）個輸出呈現(xiàn)有效狀態(tài)。47.門電路的輸入、輸出高電平賦值為（），低電平賦值為），這種關(guān)系稱為負邏輯關(guān)系。48. 在同步時序邏輯電路中，觸發(fā)器的輸出稱為（狀態(tài)）變量，觸發(fā)器的輸入又稱為（ 激勵 ）信號。49.PLD 稱為可編程邏輯器件，它是有（ 與陣列和 （或 ） 陣列組成的可編程陣列組成。），每輸入一組不50. 實現(xiàn)譯碼功能的組合邏輯電路稱為 （ 譯碼器同的代碼，只有 （ 1） 個輸出呈現(xiàn)有效狀態(tài)。51.ispLSI 器件一般包括哪些主要部分？答： 該器件由兩個巨塊、一個

24、全局布線區(qū)和一個時鐘分配網(wǎng)絡(luò) 構(gòu)成。 ( 3 分) 主要模塊功能 :(1) 全局布線區(qū) GRP; (2) 通用邏輯塊 GLB; (3) 輸出布線區(qū) ORP; 輸入輸出單元 IOC;(5) 巨塊的輸出使能控制電路 ; (6) 時鐘分 配網(wǎng)絡(luò)(2 分)52. 請說出 SRAM和 DRAM在本質(zhì)上的不同。答： DRAM表示動態(tài)隨機存取存儲器，其基本存儲單元是一個晶體管和一個 電容器， 是一種以電荷形式進行存儲的半導(dǎo)體存儲器， 充滿電荷的電容器代 表邏輯“ 1”， “空”的電容器代表邏輯“ 0”。 數(shù)據(jù)存儲在電容器中， 電容 存儲的電荷一般是會慢慢泄漏的， 因此內(nèi)存需要不時地刷新。 電容需要電流 進行

25、充電，而電流充電的過程也是需要一定時間的，一般是 0.2-0.18 微秒 (由于內(nèi)存工作環(huán)境所限制，不可能無限制的提高電流的強度) ，在這個充 電的過程中內(nèi)存是不能被訪問的。 DRAM擁有更高的密度，常常用于 PC中的 主存儲器。SRAM 是靜態(tài)的，存儲單元由 4 個晶體管和兩個電阻器構(gòu)成，只要供電 它就會保持一個值，沒有刷新周期，因此SRAM比 DRAM要快。 SRAM常常用于高速緩沖存儲器，因為它有更高的速率；53. 說明 FLASH存儲器在理論和技術(shù)上的創(chuàng)新和特點。答： Flash 也是一種非易失性的內(nèi)存，屬于 EEPROM 的改進產(chǎn)品。 FLASH 是結(jié)合 EPROM 和 EEPROM

26、 技術(shù)達到的， FLASH 使用雪崩熱電子注入方式 來編程。主要特點是， FLASH 對芯片提供大塊或整塊的擦除，而 EEPROM 則可以一次只擦除一個字節(jié) (Byte) 。這就降低了設(shè)計的復(fù)雜性，它可以不要EEPROM 單元里多余的晶體管， 所以可以做到高集成度， 大容量， 另 FLASH 的浮柵工藝上也不同，寫入速度更快。54雙穩(wěn)態(tài)觸發(fā)器的基本特征是什么？答：雙穩(wěn)態(tài)觸發(fā)器具有以下特性：(1) 有兩個互補的輔出端 Q和Q。當(dāng) Q=1 時，Q=0 ；當(dāng)Q=0 時，Q=1(2) 有兩個穩(wěn)定狀態(tài)。 Q=1 ， Q=0 時稱為 “ 1狀”態(tài)，反之稱為 “ 0狀”態(tài)。(3) 在輔入信號的作用下，觸發(fā)器

27、可以從一個穩(wěn)定狀態(tài)轉(zhuǎn)換到另一個穩(wěn)定 狀態(tài) 。2用 3-8譯碼器和與非門實現(xiàn)全加器的功能答：Si =m(1，Ci =m(3，2，5，令 Yi =mi4，7)= m1 m2 m4 m7 =m1 ?m2 ?m4 ?m76，7)= m3 m5 m6 m7 =m3 ?m5 ?m6 ?m73已知某同步時序邏輯電路狀態(tài)轉(zhuǎn)移圖如下圖所示，要求： 1 采用 D 觸發(fā)器，列出狀態(tài)轉(zhuǎn)移真值表。 2 寫出激勵方程表達式和輸出函數(shù)表達式。X/Z24 / 243 畫出邏輯電路圖。課堂上已講解過了（省略）Q2Q136 / 24X Q2 Q1Q2(n+1) Q1(n+1 ) Z0 0 01 1 10 0 10 0 00 1

28、01 1 00 1 11 0 01 0 00 1 01 0 11 0 01 1 01 1 01 1 10 0 1用卡諾圖求出 Q2（n+1） ，Q1（n+1 ） ，Z4. 用公式和定理化簡Y（A，B，C，D）= AC ABC ACD CD 解：5已知邏輯函數(shù)F（A，B，C，D）m（2，3，9，11，12）+d（5， 6，7，8， 10 ，13） （ 1） 將函數(shù)移植到卡諾圖上。（2） 化簡求出最簡“與 - 或”表達式。3） 化簡求出最簡“或 - 與”表達式。答: 卡諾圖化簡（ 4 分）最簡“與 -或”表達式為：最簡“或 -與”表達式為：F AC BC ( 3 分)F (A C) (B C) (3 分)6用代數(shù)法將邏輯函數(shù) F 化簡為最簡“與或”表達式。F A,B,C A(B C)(A B C)ABC答7分析下圖所示邏輯電路的功能。 寫出表達式并進行簡化F = AB BABC CABC= AB + AC + BC + BCAB + BC + BC