集成電路版圖設(shè)計基礎(chǔ)場效應(yīng)晶體管

1、 MOS 晶體管可用作開關(guān)或大功率調(diào)節(jié)。專門為這類應(yīng)用而設(shè)計的器件稱為功率晶體管。一般把安全工作區(qū)（SOA）邊界的這兩部分稱為電學(xué)SOA 與熱電SOA。 晶體管擊穿電壓決定了最大VDS，電遷徙限制了最大電流，最高溫度和散熱決定了最大功率，一、 MOS 安全工作區(qū)（安全工作區(qū)（SOA）功率晶體管的電學(xué)SOA 源于碰撞電離。背柵去偏置效應(yīng)。背柵去偏置超過了源區(qū)襯偏電壓，源向襯底注入少子。MOS 結(jié)構(gòu)中固有寄生雙極型晶體管具有和任何其他雙極型晶體管一樣的缺點，尤其是會出現(xiàn)熱擊穿。在約1ms 的延遲后，聚集的電流就會將雪崩MOS 管燒毀，這種機制叫做熱電SOA。漏區(qū)-背柵結(jié)溫度較高的部分傳導(dǎo)較大的電流

2、，使電流積聚到一個熱點。 當(dāng)柵電阻比較大時，由于柵極電阻和電容的延遲，M1率先導(dǎo)通，如果CL電壓很大，M1電流密度會過大而擊穿如個比較大，當(dāng)柵電壓VG上升時間只有幾ns時，才會發(fā)生這種失效，經(jīng)常發(fā)生在ESD保護電路和柵極驅(qū)動電路中MOS晶體管導(dǎo)通電阻包括器件導(dǎo)通電阻，金屬連線電阻最為常見的MOS 功率晶體管的兩種金屬連線圖形分別為：矩形器件、對角器件；1. 矩形器件 流過晶體管各部分的電流基本相等。A普通方式，成對導(dǎo)線，方便連接；B電流最均勻，最適合的連接方式C減小了導(dǎo)線電阻，但電流不均勻 對角結(jié)構(gòu)，采用逐漸變細(xì)總線的版圖結(jié)構(gòu)。 從而自然地在器件的兩側(cè)形成梯形的金屬2 總線。漏極和源極必須位于

3、晶體管相對的兩端。 逐漸變細(xì)的總線可以降低去偏置效應(yīng)通過金屬跳線在柵極兩端連接，可以使柵電阻降低到1/4 通過把結(jié)構(gòu)巧妙的源漏單元緊密地排布成陣列形式可獲得更小的特定導(dǎo)通電阻。下圖顯示的是華夫餅式與曲柵式的MOS 晶體管版圖。 每個源區(qū)周圍有四個漏區(qū)，每個漏區(qū)周圍有四個源區(qū)，有金屬斜條連接，版圖密度更大擊穿電壓后者柵極更平緩，有利于增加擊穿電壓包括閾值電壓，跨導(dǎo)，過驅(qū)動電壓的偏差可以降低VGST，即加大寬長比和減小電流，但不應(yīng)低于0.1V需要柵源電壓匹配，如差分對輸入管； 設(shè)器件工作于飽和區(qū)，漏電流相同，則兩器件的柵源電壓的失配為需要電流匹配的時候，如電流鏡 漏極電流的失配為VGST減小時，閾

4、值值電壓失配VT影響增加，造成漏極電流的失配增加。所以增加VGST可以提高電流匹配。取0.3V以上大尺寸比小尺寸晶體管更匹配，大尺寸降低了局部不規(guī)則的影響長溝道比短溝道更匹配，因為長溝道降低溝道調(diào)制效應(yīng)。方向一致比方向不一致更匹配，因單晶硅各向異性閾值電壓的失配和柵極面積的平方根成反比薄柵氧化層匹配優(yōu)于厚氧化層晶體管工藝尺寸的縮小，改善了VT的失配，因為氧化層越薄，跨導(dǎo)越大，有效閾值電壓降低。晶體管系統(tǒng)失配與漏源電壓差成正比，與溝道長度成反比可增加溝道長度若需要進一步降低溝道調(diào)制，可以采用共源共柵結(jié)構(gòu)，晶體管跨導(dǎo)取決于載流子遷移率，在不同方向下，晶體管表現(xiàn)不同的應(yīng)力敏感性。為避免應(yīng)力影響，匹配

5、晶體管取一致方向。多晶硅刻蝕速率不一致，開口越大，速率越快， 中等精度的匹配，要求增加虛擬晶體管，虛擬晶體管柵極與源相連如果在有源區(qū)上的柵氧上的多晶柵加接觸孔，會引起較大的失配，硅化物可能會穿透多晶硅柵，極大地改變氧化層附近多晶硅柵的功函數(shù)應(yīng)將接觸孔置于場氧化層的上方深擴散區(qū)會影響附近MOS管的匹配，擴散區(qū)結(jié)的尾部延伸，如BICMOS的深N側(cè)阱和NBL要遠(yuǎn)離匹配MOS溝道CMOS工藝中N阱應(yīng)與NMOS間隔一定距離PMOS應(yīng)距離N阱邊緣一定距離，防止橫向擴散對阱濃度的影響NMOS比PMOS匹配更好可能由于背柵摻雜的變化，埋層溝道的存在，以及方向的應(yīng)力效應(yīng)在退火過程中，氫滲入氧化層中，到達(dá)氧化層-

6、硅界面處，消除硅的懸掛鍵，深擴散區(qū)會影響附近MOS管的匹配，如果其上有金屬，則阻礙了氫的分布。如果MOS上方金屬圖形不同，則會造成電流失配。所以盡量不要在MOS柵上走金屬線1氧化層的厚度梯度2 應(yīng)力梯度 影響載流子遷移率，但對閾值電壓沒有影響，通過共質(zhì)心版圖實現(xiàn)匹配3 熱梯度 閾值電壓隨溫度-2mV/，MOS電流匹配與閾值電壓關(guān)系不大，取決于尺寸共質(zhì)心可以消除梯度的影響1）一致性 匹配器件質(zhì)心應(yīng)近似一致，盡量重合2）對稱性 陣列應(yīng)相對于X軸和Y軸對稱，應(yīng)該是用陣列中各單元的位置對稱3）分散性 陣列應(yīng)具有最大程度的分散性，器件的各組成部分均勻分散在陣列中。4）緊湊性 陣列應(yīng)盡可能緊湊，接近正方形

7、5）方向性1，分散性較差，因有長串的段屬于同一器件2，存在間隙，不緊湊3 ，較好4，分散性較差，中間有長串的段屬于同一器件可以分成兩個部分，并對角分布，Rules for matchThis one is better！Something Especial for MOSM=1的兩個器件進行匹配一般不要將其mergeRules for matchCommon Centroid Symmetry Layout（AB BA）Something Especial for MOSM=2，merge柵、源接襯底電位網(wǎng)表修改版圖設(shè)計者不得自行修改網(wǎng)表！Rules for matchCommon Centr

8、oid Symmetry Layout（AB/BA）Dummy ViaSomething Especial for MOS器件未加DummyRules for matchCommon Centroid Symmetry Interdigitation LayoutSomething Especial for MOS開關(guān)感性負(fù)載的器件在正常工作時會產(chǎn)生極大的瞬間能量，這些瞬態(tài)不會引起閂鎖，也會向敏感電路注入噪聲，高頻MOSFET的柵極驅(qū)動會遇到柵導(dǎo)線諧振引起的嚴(yán)重瞬變。所以MOSFET柵極驅(qū)動和感性負(fù)載驅(qū)動的輸出電路必須仔細(xì)使用電子保護環(huán)屏蔽以減小噪聲耦合和閂鎖敏感度。Guard Ring！Gu

9、ard Ring 必須封閉應(yīng)該采用后者Coaxial ShieldingM3M2SignalM1M2GND！繞線時，先走Shielding結(jié)構(gòu)，再繞其他線！如果需要shielding結(jié)構(gòu)，請電路設(shè)計者事先告知via2via1Differential SignalA：B：AB：！差分輸入對管的輸入信號線要按最小間距走！差分輸入對管的輸入信號線要按最小間距走差分輸入對管要盡量精確匹配差分輸入對管要盡量精確匹配Decoupled Power RailsQuietV+V-Noise大耦合電容大耦合電容 除非特別說明，該電容不必在版圖設(shè)計開除非特別說明，該電容不必在版圖設(shè)計開始時即確定大小、位置，通常在

10、版圖最終拼始時即確定大小、位置，通常在版圖最終拼整圖時，利用整圖時，利用“邊角余料邊角余料”空隙畫上即可。空隙畫上即可。Stacked Power RailsM3M2M1GNDGNDVDD小電容 層疊電源線和地線，會形成許多小電容層疊電源線和地線，會形成許多小電容對于高頻噪聲的泄放很有用對于高頻噪聲的泄放很有用 在做在做cell ring時，除非工藝方有特定要時，除非工藝方有特定要求，往往都做成電源線與地線層疊的形式：求，往往都做成電源線與地線層疊的形式：方便方便ESD走線走線增大寄生電容。增大寄生電容。Individual Power Rail干擾較大的模塊和敏感模塊需要從I/O端單獨加電源

11、模塊間保護環(huán)需要從I/O端單獨加電源 ABDCA與D之間的相互干擾最小C與D之間的相互干擾最大PAD缺點：減小了A支路上電源金屬的電流承載能力 增大了A支路上的寄生電阻，并產(chǎn)生較大壓降更改原理圖后一定記得check and save完成每個cell后要歸原點器件的個數(shù)是否和原理圖一至(有并聯(lián)的管子時注意)；各器件的尺寸是否和原理圖一致。一般在拿到原理圖之后，會對布局有大概的規(guī)劃，先畫器件，(器件之間不必用最小間距,根據(jù)經(jīng)驗考慮連線空間留出空隙)再連線。對每個器件的各端從什么方向,什么位置與其他物體連線必須先有考慮如果一個cell調(diào)用其它cell，被調(diào)用的cell的vssx,vddx,vssb,

12、vddb如果沒有和外層cell 連起來，盡量在布局低層cell時就連起來盡量用最上層金屬接出PIN接出去的線拉到cell邊緣,布局時記得留出走線空間金屬連線不宜過長；也不能太寬。太長或是太寬的時候由于金屬應(yīng)力的存在，工藝做的時候會發(fā)生形變，容易起翹電容一般最后畫，在空檔處拼湊，電容上下級板的電壓注意要均勻分布；電容的長寬不宜相差過大，可以多個電容并聯(lián)小尺寸的mos管孔可以少打一點管子的溝道上盡量不要走線多晶硅柵不能兩端都打孔連接金屬，柵上的孔最好打在柵的中間位置，一般打孔最少打兩個，Contact面積允許的情況下,能打越多越好,尤其是input/output部分，因為電流較大。但如果conta

13、ct阻值遠(yuǎn)大于diffusion則不適用.傳導(dǎo)線越寬越好，因為可以減少電阻值,但也增加了電容值。連線接頭處要重疊，畫的時候?qū)⒃搮^(qū)域放大可避免此錯誤。擺放各個小CELL時注意不要擠得太近，沒有留出走線空間。最后線只能從器件上跨過去。Text，PA等層只是用來做檢查或標(biāo)志用，不用于光刻制造。芯片內(nèi)部的電源線/地線和ESD上的電源線/地線分開接;數(shù)模信號的電源線/地線分開。PAD與芯片內(nèi)部cell的連線要從ESD電路上接過去。Esd電路的SOURCE放兩邊，DRAIN放中間。NWELL有一定的隔離效果，但對于高頻的RF電路，采用深N阱效果較好.上拉P管的D/G均接VDD，S接PAD，下拉N管的G/S

14、接VSS，D接PAD，P/N管起二極管的作用。關(guān)于匹配電路，放大電路不需要和下面的電流源匹配。但是對于差分電路，放大管要相互匹配，電流源也要相互匹配。使需要匹配的管子所處的光刻環(huán)境一樣。匹配分為橫向，縱向，和中心匹配。尺寸非常小的匹配管子對匹配畫法要求不嚴(yán)格，4個以上的匹配管子,局部和整體都匹配的匹配方式最佳。在匹配電路的mos管左右畫上dummy，用poly，poly的尺寸與管子尺寸一樣，dummy與相鄰的第一個poly gate的間距等于poly gate之間的間距。電阻的匹配，例如1，2兩電阻需要匹配，仍是1221等方法。Via不要打在電阻體,電容(poly)邊緣上面。Via金屬與金屬之

15、間的接觸孔，contact是金屬與poly之間的接觸孔，tap是襯底或是well之間的接觸孔。電阻連線處孔越多，各個VIA孔的電阻是并聯(lián)關(guān)系，孔形成的電阻變小。電阻的dummy是保證處于邊緣電阻與其他電阻蝕刻環(huán)境一樣。Power mos要考慮瞬時大電流通過的情況，保證電流到達(dá)各處的路徑的電阻相差不大。（適應(yīng)所有存在大電流通過的情況)金屬層dummy要和金屬走向一致，即如果M1橫走，M1的dummy也是橫走向低層cell的pin。label等要整齊，而且不要刪掉以備后用。匹配電路的柵如果橫走，之間連接用的金屬線會是豎走，用金屬一層，和規(guī)定的金屬走向一致。為防止信號串?dāng)_，在兩電路間加上PTAP，此

16、PTAP單獨連接VSS PAD。金屬上走過的電壓很大時，為避免尖角放電，拐角處用斜角，不能走90度的直角，但是慎用PATH (off-grid)。如果w=20，可畫成兩個w=10的mos管并聯(lián)，當(dāng)然對于高頻電路，寄生電容的影響會很大，所以盡量多用一些叉指為好。1）低度匹配漏極電流失配幾個百分點，用于實現(xiàn)對精度沒有特殊要求的偏置電流網(wǎng)絡(luò)2）中等匹配典型失調(diào)電壓為5mV，或者漏極電流失配小于1%。用于非關(guān)鍵運算放大器和比較器的輸入級，未經(jīng)修正的失調(diào)值為10%。3）精確匹配典型失調(diào)電壓為1mV，或者漏極電流失配小于0.1%。需要經(jīng)過修正，需要對溫度變化進行補償或者只在有限的溫度范圍內(nèi)滿足要求1）采用相同的叉指圖形長寬相等2）采用大面積的有源區(qū)W*L，失配和面積平方根成反比3）對于電壓匹配，保持較小的Vgst 值可通過增加W/L4）對于電流匹配，保持較大的Vgst 值0.3V5）采用薄氧化層器件代替厚氧化層器件6）使用晶體管的方向一致補償應(yīng)力7）晶體管應(yīng)相互靠近降低梯度的影響8）匹配晶體管的版圖應(yīng)盡可能緊湊寬晶體管應(yīng)分成多個叉