工學可編程邏輯器件PPT教案

1、會計學1工學可編程邏輯器件工學可編程邏輯器件 在數(shù)字系統(tǒng)的設(shè)計中， 主要有三類基本器件可供選用， 它們是： 中、小規(guī)模標準邏輯模塊， 如在前面章節(jié)中介紹的74系列及其改進系列、 CD4000系列、74HC系列等。 微處理器（Microprocessor）。 專用集成電路ASIC（Application Specific Integrated Circuit）。 第1頁/共160頁5.1 可編程邏輯器件概述可編程邏輯器件概述5.1.1 PLD的發(fā)展簡史的發(fā)展簡史 20世紀70年代，熔絲編程的PROM（Programmable Read Only Memory）和PLA（Programmable

2、Logic Array）是最早出現(xiàn)的可編程邏輯器件。 20世紀70年代末， AMD公司推出了PAL（Programmable Array Logic）器件。 20世紀80年代初， Lattice公司首先生產(chǎn)出了可電擦寫的、 比PAL使用更靈活的GAL（Generic Array Logic）器件。 第2頁/共160頁 20世紀80年代中期， Xilinx公司提出了現(xiàn)場可編程的概念， 同時生產(chǎn)出了世界上第一片F(xiàn)PGA（Field Programmable Gate Array）器件。 同一時期， Altera公司推出了EPLD（Erasable PLD），它比GAL具有更高的集成度， 可以用紫外

3、線或電擦除。 20世紀80年代末， Lattice公司又提出了在系統(tǒng)可編程ISP（InSystem Programmability）的概念，并推出了一系列具有在系統(tǒng)可編程能力的CPLD（Complex PLD）器件。此后，其它PLD生產(chǎn)廠家都相繼采用了ISP技術(shù)。 第3頁/共160頁 進入20世紀90年代后，可編程邏輯器件的發(fā)展十分迅速。 主要表現(xiàn)為三個方面： 一是規(guī)模越來越大； 二是速度越來越高； 三是電路結(jié)構(gòu)越來越靈活， 電路資源更加豐富。目前已經(jīng)有集成度在300萬門以上、系統(tǒng)頻率為100MHz以上的PLD供用戶使用， 在有些可編程邏輯器件中還集成了微處理器、數(shù)字信號處理單元和存儲器等。這

4、樣，一個完整的數(shù)字系統(tǒng)甚至僅用一片可編程邏輯器件就可實現(xiàn)，即所謂的片上系統(tǒng)SOC（System On Chip）。 第4頁/共160頁5.1.2 PLD的分類的分類 1 按集成度分類按集成度分類 集成度是集成電路一項很重要的指標， 按照集成度可以將可編程邏輯器件分為兩類： 低密度可編程邏輯器件LDPLD（LowDensity PLD）。 高密度可編程邏輯器件HDPLD（HighDensity PLD）。 一般以芯片GAL22V10的容量來區(qū)分LDPLD和HDPLD。不同制造廠家生產(chǎn)的GAL22V10的密度略有差別，大致在500750門之間。如果按照這個標準，PROM、PLA、PAL和GAL器件

5、屬于LDPLD，EPLD、CPLD和FPGA器件則屬于HDPLD。 第5頁/共160頁 2 按基本結(jié)構(gòu)分類按基本結(jié)構(gòu)分類 目前常用的可編程邏輯器件都是從與-或陣列和門陣列兩種基本結(jié)構(gòu)發(fā)展起來的，所以可以從結(jié)構(gòu)上將其分成兩大類器件：PLD器件和FPGA器件。 這種分類方法將基本結(jié)構(gòu)為與-或陣列的器件稱為PLD器件， 將基本結(jié)構(gòu)為門陣列的器件稱為FPGA器件。 LDPLD（PROM、 PLA、 PAL、 GAL）、 EPLD、 CPLD的基本結(jié)構(gòu)都是與-或陣列， FPGA則是一種門陣列結(jié)構(gòu)。第6頁/共160頁 3 按編程工藝分類按編程工藝分類 所謂編程工藝， 是指在可編程邏輯器件中可編程元件的類型

6、。 按照這個標準，可編程邏輯器件又可分成五類： 熔絲（Fuse）或反熔絲（AntiFuse）編程器件。 PROM、 Xilinx的XC8100系列FPGA和Actel的FPGA等采用熔絲或反熔絲作為編程元件。 UVEPROM編程器件， 即紫外線擦除/電氣編程器件。 Altera的Classic系列和MAX5000系列EPLD采用的就是這種編程工藝。 第7頁/共160頁 E2PROM編程器件，即電可擦寫編程器件。Altera的MAX7000系列和MAX9000系列以及Lattice的GAL器件、 ispLSI系列CPLD都屬于這一類器件。 Flash Memory（閃速存儲器）編程器件。 Atm

7、el的部分低密度PLD、 Xilinx的XC9500系列CPLD采用這種編程工藝。 SRAM編程器件。如： Xilinx的FPGA（除XC8100系列）和Altera的FPGA（FLEX系列、APEX系列）均采用這種編程工藝。 第8頁/共160頁 對于第類可編程邏輯器件， 它們在編程后， 編程數(shù)據(jù)就保持在器件上，故將它們稱為非易失性器件； 而對于第類可編程邏輯器件， 存儲在SRAM中的配置數(shù)據(jù)在掉電后會丟失， 在每次上電后都要重新進行配置， 因此將這類器件稱為易失性器件。由于熔絲或反熔絲編程器件只能編程一次， 所以又將這類器件稱為一次性編程器件， 即OTP（One Time Programma

8、ble）器件， 其它各類器件均可以多次編程。 第9頁/共160頁 除以上三種分類方法外， 可編程邏輯器件還有其它的一些分類方法。如：按照制造工藝，可分為雙極型和MOS型；還有人把可編程邏輯器件分為簡單可編程邏輯器件SPLD（Simple PLD）和復雜可編程邏輯器件CPLD， 將FPGA也歸于CPLD中。 原則上，各種分類方法之間是相互聯(lián)系、并行不悖的。在各類可編程邏輯器件中，目前大量生產(chǎn)和廣泛應用的是以CPLD和FPGA為代表的HDPLD， 它們都采用CMOS制造工藝， 編程工藝大多采用SRAM或E2PROM。第10頁/共160頁5.1.3 PLD電路的表示方法電路的表示方法1 PLD連接的

9、表示法連接的表示法圖 5 - 1 PLD連接的表示方法 (a) 固定連接； (b) 編程連接； (c) 不連接(a)(b)(c)第11頁/共160頁2 基本邏輯門的基本邏輯門的PLD表示法表示法1） 緩沖器圖 5-2 基本邏輯門的PLD表示法(a)AAAAENAAAEN(b)AB CPAB CPAB CP(c)(d)(e)( f )第12頁/共160頁 2） 與門 圖5-2（d）表示的是一個三輸入的與門， 根據(jù)連接關(guān)系可知， 與門輸出P=AC； 當一個與門的所有輸入變量都連接時， 可以像圖5-2（e）那樣表示， 這時， P=ABC。 3） 或門 圖52（f）表示的是一個三輸入的或門， 或門輸出

10、P=ABC。 第13頁/共160頁 4） 與-或陣列圖 與-或陣列是用多個與門和或門構(gòu)成的一種陣列結(jié)構(gòu)， 原則上任意組合邏輯電路都可以表示成與-或陣列的形式。圖53（a）清楚地表明了一個不可編程的與陣列和一個可編程的或陣列。 不難寫出輸出變量的邏輯表達式為： F1（A，B）=m（0，1，3）F2（A，B）=m（0，2，3） 有時為了方便，可以將陣列中的邏輯門省略掉，簡化成圖5-3（b）的形式。 第14頁/共160頁圖 5-3 與-或陣列圖或陣列(可編程)與陣列(不可編程)F1F2(b)ABABAB或陣列(可編程)與陣列(不可編程)F1F2(a)第15頁/共160頁5.2 簡單可編程邏輯器件簡單

11、可編程邏輯器件SPLD圖 5-4 SPLD的基本結(jié)構(gòu)輸入電路輸入項與陣列或陣列輸出電路乘積項或項輸出輸入第16頁/共160頁 電路由輸入電路、與陣列、 或陣列和輸出電路四部分組成。其中，與陣列和或陣列是PLD的主體部分， 邏輯函數(shù)主要靠它們來實現(xiàn)。與陣列的每一個輸入端（包括內(nèi)部反饋輸入）都有輸入緩沖電路， 從而使輸入信號具有足夠的驅(qū)動能力， 并且產(chǎn)生原變量和反變量兩個互補信號；有些PLD的輸入電路還含有鎖存器， 甚至是一些可以組態(tài)的輸入宏單元（Micro Cell），可以實現(xiàn)對輸入信號的預處理。 PLD有多種輸出方式， 可以由或陣列直接輸出（組合方式）， 也可以通過寄存器輸出（時序方式）； 輸

12、出可以是高電平有效， 也可以是低電平有效；無論采用哪種輸出方式， 輸出信號一般最后都是經(jīng)過三態(tài)（TS）結(jié)構(gòu)或集電極開路（OC）結(jié)構(gòu)的輸出緩沖器送到PLD的輸出引腳； 輸出信號還可以通過內(nèi)部通路反饋到與陣列的輸入端。 較新的PLD都將輸出電路做成了輸出宏單元，使用者可根據(jù)需要方便地通過編程選擇各種輸出方式。 第17頁/共160頁 眾所周知， 任何組合邏輯函數(shù)都可以寫成“與-或”表達式， 從而用“與門-或門”這種二級電路來實現(xiàn)； 而任何時序電路又都是由組合電路加上存儲器件（觸發(fā)器）構(gòu)成的。因此SPLD的這種結(jié)構(gòu)對實現(xiàn)數(shù)字電路具有普遍意義。 依據(jù)可編程的電路資源，SPLD又可分成PROM、PLA、

13、PAL和GAL四種， 它們的結(jié)構(gòu)特點如表5-1所示。 第18頁/共160頁表表5-1 四種四種SPLD的結(jié)構(gòu)特點的結(jié)構(gòu)特點器件名與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可編程第19頁/共160頁5.2.1 只讀存儲器只讀存儲器ROM 1 ROM的結(jié)構(gòu)的結(jié)構(gòu) ROM的主體是一個不可編程的與陣列和一個可編程的或陣列，如圖5-（a）所示。 圖中，An-1A0是n個輸入變量，經(jīng)與陣列后產(chǎn)生由n個輸入變量構(gòu)成的2n個不同的最小項m2n1m0， Fm1F0是對或陣列編程后產(chǎn)生的m個輸出函數(shù)。 ROM的輸出電路是三態(tài)結(jié)構(gòu)或OC結(jié)構(gòu)的輸出緩沖器。 第

14、20頁/共160頁圖 5-5 ROM的電路結(jié)構(gòu) (a) 與-或陣列結(jié)構(gòu)圖； (b) 存儲器結(jié)構(gòu)圖(a)An1An2A0與陣列(不可編程)12nm22nmm0或陣列(可編程)Fm1Fm2F0第21頁/共160頁n線2n線地址譯碼器12nm22nmm02nm存儲陣列Fm1Fm2F0(b)圖 5-5 ROM的電路結(jié)構(gòu) (a) 與-或陣列結(jié)構(gòu)圖； (b) 存儲器結(jié)構(gòu)圖第22頁/共160頁圖 5-7 44位二極管ROM2線4線地址譯碼器W0W1W2W3D3D2D1D0A0A1位線字線第23頁/共160頁圖 5-6 ROM結(jié)構(gòu)圖 (a) 與-或陣列結(jié)構(gòu)圖； (b) 存儲器示意圖A1A0或陣列(可編程)與陣

15、列(不可編程)F1F0(a)m0m1m2m3第24頁/共160頁圖 5-6 ROM結(jié)構(gòu)圖 (a) 與-或陣列結(jié)構(gòu)圖； (b) 存儲器示意圖2線4線地址譯碼器m0m1m2m311100111A1A0(b)F1F0第25頁/共160頁 任何組合邏輯函數(shù)都可以寫成最小項之積的標準形式。因此，只要合理地對或陣列進行編程， ROM的這種結(jié)構(gòu)可以實現(xiàn)任意n個輸入變量的m個函數(shù)，所以ROM是一種可編程邏輯器件。 例如，圖5-（a）給出的是一個22（2個輸入）2（2個輸出）ROM在對其或陣列編程后的陣列圖，不難看出：013012011010,),(AAmAAmAAmAAm顯然，該ROM實現(xiàn)了2個2變量的邏輯函

16、數(shù)， ) 3 , 2 , 0(),(),3 , 1 , 0(),(010011mAAFmAAF第26頁/共160頁 如果從存儲器的角度觀察ROM的電路結(jié)構(gòu)，將圖5-（a）所示的ROM的輸入變量A1、A0看作地址，不難發(fā)現(xiàn)ROM中的與陣列實際上是一個高電平輸出有效的地址全譯碼器。當?shù)刂稟1A0=01時，m1有效，輸出F1F0=10；同理，當?shù)刂稟1A0分別等于00、10和11時，讀出的內(nèi)容為11、01和11。由此看來，ROM中的或陣列又可以被看作一個存儲陣列，m0m3是存儲陣列的字線， F1、F0是存儲陣列的位線。所以，ROM的電路結(jié)構(gòu)又可以被表示成5-（b）所示的形式。一般用存儲陣列所能夠存儲

17、的二進制信息的位數(shù)2nm（字線與位線的乘積）來表示ROM的存儲容量， 它也恰好等同于作為PLD的與門數(shù)和或門數(shù)的乘積。 第27頁/共160頁 2 ROM的分類的分類 從制造工藝上可以將ROM分成雙極型和MOS型， 鑒于MOS型電路（尤其是CMOS電路）具有功耗低、 集成度高的優(yōu)點， 所以目前大容量的ROM都是采用MOS工藝制造的。 另外，從編程工藝和擦除方法上又可以將ROM分為： 固定只讀存儲器、可編程只讀存儲器PROM（Programmable Read Only Memory）、紫外線擦除可編程只讀存儲器UVEPROM（UltraViolet Erasable Programmable R

18、ead Only Memory）、 電擦除可編程只讀存儲器E2PROM（Electric Erasable Programmable Read Only Memory）和閃速存儲器（Flash Memory）。 第28頁/共160頁 1） 固定只讀存儲器 固定ROM又稱為掩膜ROM，一般簡稱為ROM。在這種ROM的制造過程中， 生產(chǎn)者通過最后一道工序掩膜， 將用戶要求的數(shù)據(jù)“寫入”存儲器， 因而有時也將這種方法稱為掩膜編程。 掩膜ROM中的數(shù)據(jù)在出廠后再也不能被修改， 對用戶而言掩膜ROM是不可編程的，一般用來作為字符發(fā)生器， 或者用來存儲數(shù)學用表（如三角函數(shù)表、 指數(shù)函數(shù)表等）以及一些很成熟

19、且用量很大的通用程序。 ROM中的存儲單元可以是二極管， 也可以是雙極型三極管或MOS管。第29頁/共160頁 圖5-是一個44位二極管ROM電路的示意圖。電路中，地址譯碼器輸出高電平有效， 它的存儲單元使用二極管構(gòu)成， 字線與位線交叉點上接有二極管表示該位存儲“1”，無二極管表示該位存儲“0”。 顯然該電路表示固定存儲了4個字，每個字有4位， 它們分別是1010、 1001、 0101和1111。 第30頁/共160頁圖 5-7 44位二極管ROM2線4線地址譯碼器W0W1W2W3D3D2D1D0A0A1位線字線第31頁/共160頁 在圖5存儲陣列中， 用N溝道增強型MOS管代替了圖5中的二

20、極管。 字線與位線交叉點上接有MOS管表示該位存儲“1”， 無MOS管表示該位存儲“0”。 假設(shè)經(jīng)過地址譯碼后， W0W3中的某一位字線為高電平， 則使得與這根字線相連的MOS管導通， 并使與這些MOS管漏極相連的位線為低電平， 經(jīng)輸出緩沖器反相后，輸出為1。圖5-存儲的內(nèi)容與圖5-的相同。 第32頁/共160頁圖 5-8 44位MOS管ROM2線4線地址譯碼器W0W1W2W3A0A1位線字線D3D2D1D0EN第33頁/共160頁2） 可編程只讀存儲器（PROM）圖 5-9 44位二極管PROM存儲陣列W0W1W2W3位線字線熔絲D3D2D1D0(a)W0W1W2W3位線字線熔絲D3D2D1

21、D0(b)第34頁/共160頁 為了克服熔絲的缺點，又出現(xiàn)了反熔絲， 它通過擊穿介質(zhì)達到連通線路的目的。Actel公司的可編程低阻電路元件PLICE（Programmable Low Impedance Circuit Element）反熔絲的結(jié)構(gòu)如圖510所示， PLICE反熔絲是位于n+擴散和多晶硅之間的介質(zhì)， 是和CMOS以及其它工藝（如雙極型、 BiMOS等）相兼容的。 在未編程狀態(tài)下，反熔絲呈現(xiàn)十分高的阻抗（100 M）；當18 V的編程電壓加在其上時， 介質(zhì)被擊穿， 兩層導電材料連在一起， 接通電阻小于1 k。反熔絲占用的硅片面積非常小，十分適宜于作集成度很高的可編程器件的編程元件

22、。 第35頁/共160頁圖 5-10 PLICE反熔絲結(jié)構(gòu)圖PLICEPolysiliconField OxideField OxidePLICEDiffusionPLICEDielectric1 mDiffusion：擴散Field Oxide：場氧化物Polysilicon：多晶硅Dielectric：介質(zhì)第36頁/共160頁 3） 可擦除可編程只讀存儲器（EPROM） EPROM包括UVEPROM、E2PROM和Flash Memory， 它們與前面講過的PROM在結(jié)構(gòu)上并無太大區(qū)別，只是采用了不同的存儲元件和編程工藝。 UVEPROM通常簡稱為EPROM， 它采用疊柵注入MOS管（St

23、ackedgate Injection MetalOxideSemiconductor， 即SIMOS管），其結(jié)構(gòu)示意圖和符號如圖5-11（a）、（b）所示。 第37頁/共160頁圖 5-11 SIMOS管的結(jié)構(gòu)、 符號及其構(gòu)成的存儲單元(a) SIMOS管的結(jié)構(gòu)； (b) SIMOS管的符號； (c) 存儲單元DGcSGc位線字線DSGfSGfGcDSiO2NNP-Si(a)(b)(c)第38頁/共160頁 SIMOS管本身是一個N溝道增強型MOS管，與普通MOS管的區(qū)別在于它有兩個重疊的柵極控制柵Gc和浮柵Gf。上面的控制柵用于控制讀/寫操作；下面的浮柵被包圍在絕緣材料SiO2中，用于長期

24、保存注入的電荷。當浮柵上沒有電荷時，給控制柵加上正常的高電平（由字線輸入）能夠使MOS管導通；而在浮柵上注入負電荷以后，則襯底表面感應的是正電荷，這使得MOS管的開啟電壓變高，正常的高電平不會使MOS管導通。 由此可見， PROM是利用SIMOS管的浮柵上有無負電荷來存儲二進制數(shù)據(jù)的， 有負電荷表示存儲的是1，無負電荷表示存儲的是0，如圖5-11（c）所示。 第39頁/共160頁 在寫入數(shù)據(jù)之前， 浮柵上都是不帶電荷的， 相當于存儲的信息全部為0。 在寫入數(shù)據(jù)時， 用戶通過編程器在SIMOS管的漏極源極間加以較高的電壓（2025 V）， 使之發(fā)生雪崩擊穿現(xiàn)象。 如果此時再在控制柵上加以高壓脈沖

25、， 就會有一些電子在高壓電場的作用下穿過SiO2層，被浮柵俘獲，從而實現(xiàn)了電荷注入， 也就是向存儲單元寫入了1。 在斷電后，浮柵上的電子沒有放電回路， 所以信息可以長久保存。 第40頁/共160頁 在紫外線的照射下，SiO2層中會產(chǎn)生電子-空穴對， 為浮柵上的電荷提供放電通路，使之放電， 這個過程稱為擦除。擦除時間大約為2030分鐘，在所有的數(shù)據(jù)都被擦除后又可以重新寫入數(shù)據(jù)。UVEPROM器件外殼上的玻璃窗就是為紫外線擦除數(shù)據(jù)而設(shè)置的。在編程完畢后，通常用不透明的膠帶將玻璃窗遮住，以防數(shù)據(jù)丟失。 第41頁/共160頁 E2PROM和Flash Memory采用的也是浮柵編程工藝，用MOS管的浮

26、柵上有無電荷來表示存儲信息，只不過構(gòu)成它們的存儲單元的MOS管的結(jié)構(gòu)略有區(qū)別。 E2PROM和Flash Memory不但可以用編程器反復編程，而且還可以用電擦除， 這大大提高了擦除速度。E2PROM中數(shù)據(jù)的擦除和寫入是同時進行的， 以字為單位， 一個字的改寫時間一般為ms級；Flash Memory的擦除和讀寫速度更快， 數(shù)據(jù)的擦除和寫入是分開進行的，擦除方式類似UVEPROM那樣整片擦除或分塊擦除。 第42頁/共160頁 3 ROM在組合邏輯設(shè)計中的應用在組合邏輯設(shè)計中的應用 【例5-1】用適當容量的PROM實現(xiàn)22快速乘法器。 解解 22快速乘法器的輸入是兩個2位二進制數(shù)，輸出的結(jié)果是4

27、位二進制數(shù)?？梢栽O(shè)被乘數(shù)為(A1A0)2，乘數(shù)為(B1B0)2，則(A1A0)2(B1B0)2 =(D3D2D1D0)2。只要將A1A0B1B0按順序作為PROM的地址，把它們的乘積存放在相應的存儲單元， 即可實現(xiàn)兩個2位二進制數(shù)的快速乘法。PROM的PLD陣列圖如圖5-12所示， 它的容量為164位。如果要實現(xiàn)mn快速乘法器， PROM的容量至少為2m+n（mn）位。第43頁/共160頁圖 5-12 用PROM實現(xiàn)22快速乘法器D3D2D1D0A1A0B1B0第44頁/共160頁 【例例5-2】 試用PROM實現(xiàn)字符發(fā)生器（或字符譯碼器）。 構(gòu)成字符發(fā)生器是ROM的一個比較重要的用途。 字符

28、發(fā)生器在采用發(fā)光二極管陣列作字符顯示器或使用大屏幕光柵顯示的場合下用于字符顯示器的驅(qū)動控制。常見的字符顯示規(guī)格有75、77和97三種點陣。例如，若采用75點陣，則每一個字符都由7個5位的字構(gòu)成。圖5-13中給出了一個75LED點陣示意圖， 圖中的每個小方格代表一個LED；每一行LED的陰極連在一起， 分別受3線-8線譯碼器74138的輸出W0W6的控制； 每一列LED的陽極連在一起，分別受PROM的輸出D4D0的控制；將模7二進制加法計數(shù)器的狀態(tài)（000110）作為PROM的地址。這樣，由于人的視覺有一定的暫留時間，只要按照一定的速率不斷地循環(huán)讀出PROM的各個字，在LED點陣上就能得到一個穩(wěn)

29、定的字符顯示。顯示的字符與PROM中存儲的內(nèi)容是一一對應的，顯然圖5-13所示電路顯示的字符為R。 若要產(chǎn)生更多的字符，可以擴大PROM的容量。第45頁/共160頁圖 5-13 字符R的顯示電路D4D3D2D1D0A2A1A00Y1Y2Y3Y4Y5Y6Y7YA0A1A2SACSBS模 7 計數(shù)器CPW0W1W2W3W4W5W67413875 LED點陣D4D3D2D1D01PROM第46頁/共160頁 用可編程ROM來實現(xiàn)組合邏輯函數(shù)的最大不足之處在于對芯片的利用率不高，這是因為ROM中的與陣列是一個固定的全譯碼陣列， 每一個乘積項都是一個最小項，只能實現(xiàn)組合邏輯函數(shù)的最小項表達式，不能進行化

30、簡，而且實際上大多數(shù)的組合邏輯函數(shù)也并不需要所有的最小項。因此，ROM在絕大多數(shù)場合還是被作為存儲器使用。第47頁/共160頁5.2.2 可編程邏輯陣列可編程邏輯陣列PLA 1 PLA的結(jié)構(gòu)的結(jié)構(gòu) 為了提高對芯片的利用率，在PROM的基礎(chǔ)上又開發(fā)出了一種與陣列、 或陣列都可以編程的PLD可編程邏輯陣列PLA。 這樣， 與陣列輸出的乘積項不必一定是最小項，在采用PLA實現(xiàn)組合邏輯函數(shù)時可以運用邏輯函數(shù)經(jīng)過化簡后的最簡與-或式； 而且與陣列輸出的乘積項的個數(shù)也可以小于2n（n為輸入變量的個數(shù)），從而減小了與陣列的規(guī)模。 第48頁/共160頁 PLA的規(guī)模通常用輸入變量數(shù)、乘積項的個數(shù)和或陣列輸出信

31、號數(shù)這三者的乘積來表示。例如一個16488的PLA，就表示它有16個輸入變量，與陣列可以產(chǎn)生48個乘積項，或陣列有8個輸出端。 按照輸出方式， PLA可以分成兩類：一類PLA以時序方式輸出，在這類PLA的輸出電路中除了輸出緩沖器以外還有觸發(fā)器， 適用于實現(xiàn)時序邏輯， 稱為時序邏輯PLA；另一類PLA以組合方式輸出，在這類PLA中不含有觸發(fā)器， 適用于實現(xiàn)組合邏輯， 稱為組合邏輯PLA。PLA的輸出電路一般是不可編程的，但有些型號的PLA器件在每一個或門的輸出端增加了一個可編程的異或門， 以便于對輸出信號的極性進行控制，如圖514所示。當編程單元為1時，或陣列輸出S與經(jīng)過異或門以后的輸出Y同相；

32、當編程單元為0時，S與Y反相。第49頁/共160頁圖 5-14 PLA的異或輸出結(jié)構(gòu)編程單元ENSY第50頁/共160頁2 PLA的應用的應用 【例5-3】 試用組合邏輯PLA實現(xiàn)從四位自然二進制代碼到格雷碼的轉(zhuǎn)換。 解解 四位自然二進制代碼轉(zhuǎn)換為格雷碼的真值表如表5-2所示。第51頁/共160頁表表5-2 四位自然二進制代碼和格雷碼的轉(zhuǎn)換表四位自然二進制代碼和格雷碼的轉(zhuǎn)換表第52頁/共160頁 采用PLA實現(xiàn)組合邏輯函數(shù)時，必須先對邏輯函數(shù)進行化簡， 以提高對芯片的利用率。對多輸出邏輯函數(shù)進行化簡時要注意合理使用邏輯函數(shù)之間的公共項，使乘積項的總數(shù)最小。經(jīng)過邏輯函數(shù)化簡， 可以得到01010

33、121212323233BBBBGBBBBGBBBBGBG第53頁/共160頁圖 5-15 例53的PLA陣列B33BB22BB11BB00BG3G2G1G0與陣列或陣列第54頁/共160頁圖 5-16 時序邏輯PLA的結(jié)構(gòu)框圖與陣列(可編程)或陣列(可編程)觸發(fā)器第55頁/共160頁 2） PLA在時序邏輯設(shè)計中的應用 時序邏輯PLA中，在或陣列的輸出和與陣列的輸入之間增加了由觸發(fā)器組成的反饋通路，其結(jié)構(gòu)框圖如圖5-16所示， 因而它可以實現(xiàn)時序邏輯。若采用組合邏輯PLA來實現(xiàn)時序電路， 則需要外接觸發(fā)器單元。 采用PLA設(shè)計時序電路的方法與在第4章中討論的時序電路設(shè)計方法相似。 首先由邏輯

34、功能導出三組方程(輸出方程組、 激勵方程組和次態(tài)方程組)，然后選擇適當規(guī)模的PLA器件來實現(xiàn)電路。 第56頁/共160頁 【例例5-4】試用時序邏輯PLA實現(xiàn)具有異步清零和同步置數(shù)功能的3位移位寄存器。 解解 設(shè)異步清零信號為 ，低電平有效；同步置數(shù)信號為LD，高電平有效；串行輸入信號為Din；并行輸入信號為A、B、C； 時鐘信號為CP。 若觸發(fā)器為D觸發(fā)器，則次態(tài)方程和激勵方程分別為： DR2 , 1 , 0,1iDQnini次態(tài)方程：激勵方程：nnnninnQLDCLDDQLDBLDDDLDALDD23121第57頁/共160頁 由上面可知，該電路共有7個輸入信號、6個乘積項、 三個輸出信

35、號和3個觸發(fā)器，可以根據(jù)這些數(shù)據(jù)來選擇合適的PLA器件。 該電路的PLA陣列圖如圖5-17所示。 PLA的這種結(jié)構(gòu)有利于提高對芯片的利用率，在ASIC設(shè)計中應用得較多。 但由于PLA器件的制造工藝復雜，又一直缺乏高質(zhì)量的開發(fā)工具，因而其使用并不廣泛。第58頁/共160頁ABCDinLDCPRD1DC12DC23DC3Q1Q2Q35-17 例5-4的PLA陣列 第59頁/共160頁5.2.3 可編程陣列邏輯可編程陣列邏輯PAL 可編程陣列邏輯PAL的主要部分仍然是與-或陣列，其中與陣列可根據(jù)需要進行編程，一般采用熔絲編程工藝，而或陣列是固定的。與陣列的可編程性保證了與門輸入變量的靈活性， 而或陣

36、列固定使器件得以簡化， 進一步提高了對芯片的利用率。 與PLA相比， PAL是一種更加有效的PLD結(jié)構(gòu)， 它被后來發(fā)展起來的許多PLD所采用。 第60頁/共160頁【例55】 用PAL實現(xiàn)邏輯函數(shù))7 , 4 , 3 , 2 , 0(),()7 , 6 , 4 , 3(),(12321231mXXXFmXXXF解解 首先對上述邏輯函數(shù)進行化簡后可得121223212131XXXXXXFXXXXF第61頁/共160頁圖 5-18 例5-的PAL陣列X2X1與陣列(不可編程)F1F2X3與陣列(可編程)第62頁/共160頁 在目前常見的PAL器件中， 輸入變量最多可達到20個，與陣列輸出的乘積項最

37、多的有80個， 或陣列的輸出端最多有10個， 每個或門的輸入端最多的達到16個。 PAL器件的輸出電路一般是不可編程的， 為了擴展器件的功能并增加使用的靈活性，在不同型號的PAL中采用了不同結(jié)構(gòu)的輸出電路， 這些結(jié)構(gòu)主要有以下幾類。 第63頁/共160頁 1） 專用輸出結(jié)構(gòu) 專用輸出結(jié)構(gòu)的共同特點是輸出端只能用作輸出信號， 因為下面將會看到在另外一種輸出結(jié)構(gòu)中，輸出端在一定條件下可以作為輸入使用。 專用輸出結(jié)構(gòu)的PAL中不含有觸發(fā)器，只能用來實現(xiàn)組合電路，其輸出電路是一個或門，或者是一個或非門，還有的PAL采用互補輸出的或門。圖5-19所示為一個采用或非門的專用輸出結(jié)構(gòu)。 第64頁/共160頁

38、圖 5-19 PAL的專用輸出結(jié)構(gòu)IO第65頁/共160頁 目前常見的PAL主要有PAL10H8、 PAL14H4、 PAL10L8、 PAL14L4和PAL16C1。其中，PAL10H8和PAL14H4為或門輸出結(jié)構(gòu)， PAL10L8和PAL14L4為或非門輸出結(jié)構(gòu)。在PAL的型號中，第一個數(shù)字代表輸入變量的個數(shù)，第二個數(shù)字代表輸出端的個數(shù)；兩個數(shù)字之間的字母H、L和C分別表示高電平輸出有效、 低電平輸出有效和互補輸出。 第66頁/共160頁 2） 可編程可編程I/O（輸入（輸入/輸出）結(jié)構(gòu)輸出）結(jié)構(gòu) 在可編程I/O結(jié)構(gòu)中，器件端口的工作狀態(tài)（輸入或者輸出）是可以控制的。圖5-20所示的是一

39、個可編程I/O結(jié)構(gòu)的輸出電路， 它包括一個三態(tài)輸出緩沖器和一個將端口上的信號送到與陣列上的互補輸出緩沖器。不難發(fā)現(xiàn)，三態(tài)輸出緩沖器的使能信號來自于與陣列的輸出，是可編程的。在圖520所示的編程情況下，當I1= I0= 0時，使能信號OE= 1，端口處于輸出狀態(tài)； 否則，OE = 0， 三態(tài)緩沖器輸出為高阻抗，端口處于輸入狀態(tài)。 第67頁/共160頁圖 5-20 PAL的可編程I/O結(jié)構(gòu)I0I1OEI/O第68頁/共160頁 在有些可編程I/O結(jié)構(gòu)的PAL中， 在或陣列與輸出緩沖器之間還設(shè)有圖5-14中所示的可編程異或門，這樣就可以通過編程來控制輸出信號的極性。 目前具有可編程I/O結(jié)構(gòu)的PAL

40、主要有PAL16L8、 PAL20L10等。第69頁/共160頁3） 寄存器輸出結(jié)構(gòu)圖 5-21 PAL的寄存器輸出結(jié)構(gòu)IDQQOECKO第70頁/共160頁 4） 異或輸出結(jié)構(gòu) 圖5-22所示的輸出結(jié)構(gòu)與寄存器輸出結(jié)構(gòu)類似，只不過在或陣列輸出與觸發(fā)器之間又設(shè)置了異或門，這種結(jié)構(gòu)被稱為異或輸出結(jié)構(gòu)。屬于異或輸出結(jié)構(gòu)的PAL主要有PAL20X4、PAL20X8、 PAL20X10等。圖圖 5-22 PAL的異或輸出結(jié)構(gòu)的異或輸出結(jié)構(gòu)DQQOECKOI第71頁/共160頁 與SSI、MSI標準產(chǎn)品相比，PAL的出現(xiàn)提高了設(shè)計的靈活性，有效減少了設(shè)計所用器件的數(shù)量。通常一片PAL可代替412片SSI

41、或24片MSI。 但是PAL一般采用熔絲編程工藝， 只能編程一次，所以使用者仍要承擔一定的風險； 另外由于不同型號的芯片的輸出結(jié)構(gòu)各不相同，這也給使用者在選擇器件時帶來一些不便。 一般而言， PAL只能用來實現(xiàn)一些規(guī)模不大的組合電路和簡單的時序電路（如計數(shù)器、 移位寄存器等）。第72頁/共160頁5.2.4 通用陣列邏輯通用陣列邏輯GAL 通用陣列邏輯GAL是在PAL的基礎(chǔ)上發(fā)展起來的， 它繼承了PAL的與-或陣列結(jié)構(gòu)，與PAL完全兼容。它與PAL最大的不同是用輸出邏輯宏單元OLMC取代了或門和輸出電路，可以通過編程將OLMC組態(tài)成多種輸出結(jié)構(gòu)，大大增強了芯片的通用性和靈活性。另外，GAL采用

42、E2PROM編程工藝，可以用電擦除并重復編程。 GAL器件的命名規(guī)則與PAL相同，GAL22V10中的22表示與陣列的輸入變量數(shù)，10表示輸出端的個數(shù)，V則是輸出方式可以改變的意思。目前常見的GAL器件主要有GAL16V8、GAL20V8、GAL22V10、GAL39V8和ispGAL16Z8等，其中GAL39V8中的或陣列也可編程，對ispGAL16Z8編程時則不需要專門的編程器， 可在系統(tǒng)編程。 第73頁/共160頁 1 GAL的基本結(jié)構(gòu)的基本結(jié)構(gòu) 圖5-23是GAL16V8的電路結(jié)構(gòu)圖。 它主要由5部分組成： 8個輸入緩沖器（引腳29作為固定輸入端口）； 8個三態(tài)結(jié)構(gòu)的輸出緩沖器（引腳1

43、219作為I/O端口）； 8個OLMC（OLMC12OLMC19）； 與陣列和OLMC之間的8個反饋緩沖器； 一個規(guī)模為3264位的可編程與陣列， 它共有32個輸入和64個乘積項， 這64個乘積項平均分配給8個OLMC。第74頁/共160頁圖 5-23 GAL16V8的電路結(jié)構(gòu)圖2OLMC19CK1983OLMC1818164OLMC1717245OLMC1616326OLMC1515407OLMC1414488OLMC1313569OLMC1212631110816243103 471112 1519 20 2327 287152331394755816243103 471112151920

44、 2327 28第75頁/共160頁 除了以上5個部分以外，GAL16V8還有一個專用時鐘輸入端CK（引腳1）、全局輸出使能信號OE輸入端（引腳11）、 一個工作電源端UCC（引腳20， 一般UCC=5 V）和一個接地端GND（引腳10）。 在對GAL16V8進行編程時，需要用到以下幾個引腳：引腳1為編程時鐘輸入端SCLK；引腳11為編程電壓輸入端PRLD；引腳9被作為編程數(shù)據(jù)串行輸入端SDI；引腳12為編程數(shù)據(jù)串行輸出端SDO； 電源端UCC（引腳20）和接地端GND（引腳10）。第76頁/共160頁2 GAL編程單元的行地址映射圖編程單元的行地址映射圖 圖5-24是GAL16V8的編程單元

45、行地址映射圖，它表明了在GAL16V8中編程單元的地址分配和功能劃分。 編程是逐行進行的。 編程數(shù)據(jù)在編程系統(tǒng)的控制下串行輸入到64位移位寄存器中，每裝滿一次就向編程單元寫入一行數(shù)據(jù)。 第031行是與陣列的編程單元， 每行有64位， 編程后可以產(chǎn)生64個乘積項。 第32行為芯片的電子標簽，也有64位。用戶可以在這里存放器件的編號、電路編號、編程日期、版本號等信息，以備查詢。 第77頁/共160頁 第3359行是生產(chǎn)廠家保留的空間，用戶不能使用。 第60行是一個82位的結(jié)構(gòu)控制字， 用于控制OLMC的工作模式和乘積項的禁止。 第61行是一位加密單元，加密單元被編程后，與陣列中的編程數(shù)據(jù)不能被更改

46、或讀出，從而使設(shè)計成果得以保護。 只有當整個芯片的編程數(shù)據(jù)被擦除時，加密單元才同時被擦除。但是電子標簽不受加密單元的保護。 第62行是一位保留位。 第63行是一個整體擦除位，編程系統(tǒng)對這一位進行擦除將導致整個芯片中所有的編程單元都被擦掉。 第78頁/共160頁圖 5-24 GAL16V8編程單元的地址分配移位寄存器SCLKSDI與陣列PT63SDOPT32與陣列PT0PT31電子標簽電子標簽031結(jié)構(gòu)控制字(82位)保留地址空間32335960616263加密單元保留位整體擦除位行地址第79頁/共160頁 3GAL的輸出邏輯宏單元的輸出邏輯宏單元OLMC圖 5-25 GAL16V8的OLMC結(jié)

47、構(gòu)框圖和結(jié)構(gòu)控制字組成(a) OLMC結(jié)構(gòu)框圖； (b) 結(jié)構(gòu)控制字來自與邏輯陣列PTMUXXOR(n)QQDAC1(n)AC0反饋FMUX10-11-0-10-0AC0*AC1(m)*AC1(n)11100100TSUXMOUXMUCCG2來自鄰級輸出( m)I/O(n)CLKOECLKOEG101(a)01第80頁/共160頁圖 5-25 GAL16V8的OLMC結(jié)構(gòu)框圖和結(jié)構(gòu)控制字組成(a) OLMC結(jié)構(gòu)框圖； (b) 結(jié)構(gòu)控制字乘積項禁止位32位XOR(n)4位SYN1位AC1(n)8位AC01位1215121916 19(n)(n)(n)PT63PT32XOR(n)4位乘積項禁止位3

48、2位PT31PT0(b)第81頁/共160頁 GAL器件的每一個輸出端都有一個OLMC， OLMC被組態(tài)成哪一種輸出結(jié)構(gòu)取決于對結(jié)構(gòu)控制字的編程。圖525給出了GAL16V8的OLMC結(jié)構(gòu)圖和控制字示意圖。 由圖525（a）可知，OLMC主要包括以下四個部分。 （1） 一個8輸入的或門：或門的7個輸入是直接來自于與陣列輸出的乘積項， 第8個輸入來自于乘積項數(shù)據(jù)選擇器的輸出。 （2） 一個可編程的異或門：通過對控制位XOR(n)（括號中的n是OLMC的編號）的編程，可改變輸出信號的極性。當XOR(n) = 0時， 低電平輸出有效；當XOR(n) = 1時，高電平輸出有效。 第82頁/共160頁

49、（3） 一個D觸發(fā)器： D觸發(fā)器用于實現(xiàn)時序邏輯的場合。 （4） 四個數(shù)據(jù)選擇器： 乘積項數(shù)據(jù)選擇器（PTMUX）。 它是一個二選一數(shù)據(jù)選擇器， 受控制位AC0和AC1(n)控制（AC0是所有OLMC公用的控制位）。當AC0 = 0或AC1(n) = 0時， 來自于與陣列的第8個乘積項被接入到或門的第8個輸入端； 當AC0 = AC1(n) = 1時， 接入到或門的第8個輸入端的信號為0。 第83頁/共160頁 輸出數(shù)據(jù)選擇器（OMUX）。 它也是一個受控制位AC0和AC1(n)控制的二選一數(shù)據(jù)選擇器。當AC0 = 0或AC1(n) = 1時， 該OLMC采用組合輸出方式； 當AC0 = 1且

50、AC1(n) = 0時，該OLMC為寄存器同步輸出。 三態(tài)數(shù)據(jù)選擇器（STMUX）。它是一個受控制位AC0和AC1(n)控制的四選一數(shù)據(jù)選擇器，用于選擇輸出三態(tài)緩沖器的使能信號。當AC0 = AC1(n) = 0時，選擇UCC作為使能信號，輸出三態(tài)緩沖器處于常通狀態(tài)；當AC0 = 0且AC1(n) = 1時，選擇地電平作為使能信號，輸出三態(tài)緩沖器處于高阻狀態(tài)，引腳作為輸入引腳使用； 當AC0 = 1且AC1(n) = 0時，輸出三態(tài)緩沖器受全局輸出使能信號OE控制；當AC0 = 1且AC1(n) = 1時，選擇來自于與陣列的第8個乘積項作為使能信號。 第84頁/共160頁 反饋數(shù)據(jù)選擇器（FM

51、UX）。它是一個受本單元控制位AC0、AC1(n)和相鄰單元控制位AC1(m)控制的四選一數(shù)據(jù)選擇器， 用于選擇由OLMC反饋回與陣列的信號。當AC0 = AC1(m) = 0時，反饋信號為0； 當AC0 = 0且AC1(m) = 1時， 反饋信號為相鄰OLMC的輸出；當AC0 = 1且AC1(n) = 0時， 反饋信號取自本單元寄存器的 Q 端；當AC0 = 1且AC1(n) = 1時，反饋信號取自本單元的輸出端。 第85頁/共160頁 除了以上提到的控制位外，在GAL16V8中還有一個同步位SYN和64個乘積項禁止位。同步位SYN用于控制GAL是否有寄存器輸出能力： 當SYN = 1時，

52、GAL不具備寄存器輸出能力；當SYN = 0時，GAL具備寄存器輸出能力。另外， 在GAL16V8的OLMC19和OLMC12中， AC0和AC1(m)分別被SYN和SYN所代替。64個乘積項禁止位分別用于控制與陣列輸出的64個乘積項。當某一個禁止位為0時，則相應的乘積項恒為0，表明在邏輯中不需要這個乘積項。 第86頁/共160頁 根據(jù)以上所述，不難歸納出OLMC的4種工作模式（或組態(tài)）： 當AC0 = 0且AC1(n) = 0時， OLMC為專用組合輸出模式， 如圖5-26（a）所示； 當AC0 = 0且AC1(n) = 1時， OLMC為專用輸入模式， 如圖5-26（b）所示； 當AC0

53、= 1且AC1(n) = 0且SYN = 0時， OLMC為寄存器輸出模式， 如圖5-26（c）所示； 當AC0 = 1且AC1(n) = 1時， OLMC為組合輸入/輸出模式， 如圖5-26（d）所示。第87頁/共160頁圖 5-26 OLMC的4種工作模式(a) 專用組合輸出； (b) 專用輸入； (c) 寄存器輸出； (d) 組合輸入/輸出1XOR(n)O(a)0XOR(n)O(b)來自鄰級輸出(m)DQQCKXOR(n)OXOR(n)O(c)(d)OE第88頁/共160頁 4 GAL器件的優(yōu)、器件的優(yōu)、 缺點缺點 在SPLD中， GAL是應用最廣泛的一種， 它主要有以下一些優(yōu)點： 與中

54、、小規(guī)模標準器件相比， 減少了設(shè)計中所用的芯片數(shù)量。 由于引入了OLMC這種結(jié)構(gòu)， 提高了器件的通用性。 由于采用E2PROM編程工藝， 器件可以用電擦除并重復編程， 編程次數(shù)一般都在100次以上， 將設(shè)計風險降到最低。 采用CMOS制造工藝， 速度高、功耗小。第89頁/共160頁 具有上電復位和寄存器同步預置功能。上電后，GAL的內(nèi)部電路會產(chǎn)生一個異步復位信號， 將所有的寄存器都清0， 使得器件在上電后處在一個確定的狀態(tài)，有利于時序電路的設(shè)計。 寄存器同步預置功能是指可以將寄存器預置成任何一個特定的狀態(tài)，以實現(xiàn)對電路的100%測試。 具有加密功能， 可在一定程度上防止非法復制。第90頁/共1

55、60頁 但是GAL也有明顯的不足之處： 電路的結(jié)構(gòu)還不夠靈活。 例如， 在GAL中， 所有的寄存器的時鐘端都連在一起，使用由外部引腳輸入的統(tǒng)一時鐘， 這樣單片GAL就不能實現(xiàn)異步時序電路。 GAL仍屬于低密度PLD器件，而且正是由于電路的規(guī)模較小，所以人們不需要讀取編程信息，就可以通過測試等方法分析出某個GAL實現(xiàn)的邏輯功能， 使得GAL可加密的優(yōu)點不能完全發(fā)揮。 事實上， 目前市場上已有多種GAL解密軟件。第91頁/共160頁5.3 高密度可編程邏輯器件高密度可編程邏輯器件HDPLD HDPLD包括EPLD、CPLD和FPGA三種，大致可以分為兩類： 一類是與標準門陣列結(jié)構(gòu)類似的單元型HDP

56、LDFPGA； 另一類是基于與-或陣列結(jié)構(gòu)（或稱為乘積項結(jié)構(gòu)）的陣列擴展型HDPLDEPLD和CPLD， 其中CPLD是EPLD的改進型器件。 經(jīng)過十幾年的發(fā)展， 目前市場上HDPLD產(chǎn)品型號繁多， 電路結(jié)構(gòu)也千差萬別。 其中最具有代表性的還是Xilinx公司的FPGA器件和Altera公司的CPLD器件， 它們開發(fā)得較早， 占據(jù)了大部分的PLD市場。 當然還有其它許多著名廠商的器件， 如：Lattice， Vantis， Actel， Quicklogic， Lucent等。 第92頁/共160頁部分HDPLD產(chǎn)品及其主要性能如表5-3所示。 表表5-3 部分部分HDPLD產(chǎn)品的性能表產(chǎn)品的

57、性能表第93頁/共160頁5.3.1 復雜可編程邏輯器件復雜可編程邏輯器件CPLD 目前生產(chǎn)CPLD的廠家有很多，各種型號的CPLD在結(jié)構(gòu)上也都有各自的特點和長處，但概括起來，它們都是由三大部分組成的，即可編程邏輯塊(構(gòu)成CPLD的主體部分)、輸入/輸出塊和可編程互連資源(用于邏輯塊之間以及邏輯塊與輸入/輸出塊之間的連接)，如圖5-27所示。 第94頁/共160頁圖 5-27 CPLD的一般結(jié)構(gòu)邏輯塊I/O邏輯塊邏輯塊I/O邏輯塊可編程互連邏輯塊I/O邏輯塊邏輯塊I/O邏輯塊第95頁/共160頁 CPLD的這種結(jié)構(gòu)是在GAL的基礎(chǔ)上擴展、改進而成的， 盡管它的規(guī)模比GAL大得多，功能也強得多，

58、但它的主體部分可編程邏輯塊仍然是基于乘積項（即： 與-或陣列）的結(jié)構(gòu)，因而將其稱為陣列擴展型HDPLD。 擴展的方法并不是簡單地增大與陣列的規(guī)模，因為這樣做勢必導致芯片的利用率下降和電路的傳輸時延增加，所以CPLD采用了分區(qū)結(jié)構(gòu)， 即將整個芯片劃分成多個邏輯塊和輸入/輸出塊，每個邏輯塊都有各自的與陣列、 邏輯宏單元、 輸入和輸出等，相當于一個獨立的SPLD，再通過一定方式的全局性互連資源將這些SPLD和輸入/輸出塊連接起來，構(gòu)成更大規(guī)模的CPLD。 簡單地講，CPLD就是將多個SPLD集成到一塊芯片上，并通過可編程連線實現(xiàn)它們之間的連接。 第96頁/共160頁 就編程工藝而言，多數(shù)的CPLD采

59、用E2PROM編程工藝， 也有采用Flash Memory編程工藝的。 下面以Altera公司生產(chǎn)的MAX7000系列為例， 介紹CPLD的電路結(jié)構(gòu)及其工作原理。MAX7000在Altera公司生產(chǎn)的CPLD中是速度最快的一個系列，包括MAX7000E、MAX7000S、 MAX7000A三種器件，集成度為6005000個可用門、 32256個宏單元和36155個可用I/O引腳。 它采用CMOS制造工藝和E2PROM編程工藝， 并可以進行在系統(tǒng)編程。 第97頁/共160頁 圖5-28所示為MAX7000A的電路結(jié)構(gòu)，它主要由邏輯陣列塊LAB（Logic Array Block）、I/O控制塊和

60、可編程互連陣列PIA（Programmable Interconnect Array）三個部分構(gòu)成。 另外， MAX7000A結(jié)構(gòu)中還包括4個專用輸入， 它們既可以作為通用邏輯輸入，也可以作為高速的全局控制信號（1個時鐘信號、 1個清零信號和兩個輸出使能信號）。 第98頁/共160頁圖 5-28 MAX7000A的電路結(jié)構(gòu)圖INPUT/GCLK1INPUT/OE2/GCLK2INPUT/OE1INPUT/GCLRnPIA6 or 10 Output EnablesLAB CMacrocells33 to 4836I/OControlBlock361663 to 16 I/OLAB A3 to