第2章結(jié)構(gòu)與應(yīng)用

1、EDA 技術(shù)實(shí)用教程技術(shù)實(shí)用教程第第 2 2 章章 FPGA/CPLD 結(jié)構(gòu)與應(yīng)用結(jié)構(gòu)與應(yīng)用 2.1 概概 述述 基本門基本門 組合電路組合電路 時(shí)序電路時(shí)序電路 輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出圖圖2 2-1 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 2.1 概概 述述 2.1.1 可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程 PROM (Programmable Read Only Memory)PLA (Programmable Logic Array)PAL (Programmable Array Logic)GAL (Generic Array Logic)EP

2、LDCPLDFPGA2.1 概概 述述 2.1.2 可編程邏輯器件的分類可編程邏輯器件的分類 可編程邏輯器件（PLD） 簡(jiǎn)單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 圖圖2 2-2 PLD按集成度分類按集成度分類 2.2 簡(jiǎn)單可編程邏輯器件原理簡(jiǎn)單可編程邏輯器件原理 2.2.1 電路符號(hào)表示電路符號(hào)表示 圖圖2 2-3 常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照 2.2 簡(jiǎn)單可編程邏輯器件原理簡(jiǎn)單可編程邏輯器件原理 2.2.1 電路符號(hào)表示電路符號(hào)表示 圖圖2 2-4 PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖2 2-5 PLD的互補(bǔ)輸入

3、的互補(bǔ)輸入 圖圖2 2-6 PLD中與陣列表示中與陣列表示 2.2 簡(jiǎn)單可編程邏輯器件原理簡(jiǎn)單可編程邏輯器件原理 2.2.1 電路符號(hào)表示電路符號(hào)表示 圖圖2 2-7 PLD中或陣列的表示中或陣列的表示 圖圖2 2-8 陣列線連接表示陣列線連接表示 2.2 簡(jiǎn)單可編程邏輯器件原理簡(jiǎn)單可編程邏輯器件原理 2.2.2 PROM 圖圖2 2-9 PROM基本結(jié)構(gòu)基本結(jié)構(gòu) 地址譯碼器存儲(chǔ)單元陣列0A1A1nA0W1W1pW0F1F1mFnp20111201110110.AAAWAAAWAAAWnnnn2.2 簡(jiǎn)單可編程邏輯器件原理簡(jiǎn)單可編程邏輯器件原理 2.2.2 PROM 圖圖2 2-10 PROM

4、的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) 與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp22.2 簡(jiǎn)單可編程邏輯器件原理簡(jiǎn)單可編程邏輯器件原理 2.2.2 PROM 圖圖2 2-11 PROM表達(dá)的表達(dá)的PLD陣列圖陣列圖 與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 簡(jiǎn)單可編程邏輯器件原理簡(jiǎn)單可編程邏輯器件原理 2.2.2 PROM 圖圖2 2-12 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列 與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 簡(jiǎn)單可編程邏輯器件原理簡(jiǎn)單可編程邏輯器件原理 2.2.3 PLA 圖圖2 2-

5、13 PLA邏輯陣列示意圖邏輯陣列示意圖 與陣列（可編程）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 簡(jiǎn)單可編程邏輯器件原理簡(jiǎn)單可編程邏輯器件原理 2.2.3 PLA 圖圖2 2-14 PLA與與 PROM的比較的比較 0A1A1F0F2A2F0A1A1F0F2A2F2.2 簡(jiǎn)單可編程邏輯器件原理簡(jiǎn)單可編程邏輯器件原理 2.2.4 PAL 圖圖2 2-16 PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F圖圖2 2-15 PAL結(jié)構(gòu)結(jié)構(gòu)圖圖2 2-17 一種一種PAL16V8的部分結(jié)構(gòu)圖的部分結(jié)構(gòu)圖 11100100R11100100RQQD11100100R11100

6、100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831207190 34 7812111516192023242728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/OEI/O/QI/O/QI/O/QI/

7、O/QI/O/QI/O/QI/O/QI/O/QCLKOE圖圖2 2-15 GAL16V8結(jié)構(gòu)結(jié)構(gòu)2.2.5 GAL 2.2 簡(jiǎn)單簡(jiǎn)單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.5 GAL結(jié)構(gòu)原理結(jié)構(gòu)原理 （1）寄存器模式）寄存器模式 2.2 簡(jiǎn)單簡(jiǎn)單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （2）復(fù)合模式）復(fù)合模式 1、組合輸出雙向口結(jié)構(gòu)、組合輸出雙向口結(jié)構(gòu) 2.2 簡(jiǎn)單簡(jiǎn)單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （2）復(fù)合模式）復(fù)合模式 2、組合輸出結(jié)構(gòu)、組合輸出結(jié)構(gòu) 2.2 簡(jiǎn)單簡(jiǎn)單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （3）簡(jiǎn)單模式）簡(jiǎn)單模式 1、反饋輸入結(jié)構(gòu)、反饋輸入結(jié)構(gòu) 2.2 簡(jiǎn)單簡(jiǎn)單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （3）簡(jiǎn)單模式）簡(jiǎn)單模式 2、輸

8、出反饋結(jié)構(gòu)、輸出反饋結(jié)構(gòu) 2.2 簡(jiǎn)單簡(jiǎn)單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （3）簡(jiǎn)單模式）簡(jiǎn)單模式 3、輸出結(jié)構(gòu)、輸出結(jié)構(gòu) X康芯科技康芯科技2.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖2 2-26 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 1邏輯陣列塊邏輯陣列塊(LAB) 2.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 2宏單元宏單元 MAX7000系列中的宏單元系列中的宏單元 三種時(shí)鐘輸入模式三種時(shí)鐘輸入模式 全局時(shí)鐘信號(hào)全局時(shí)鐘信號(hào) 全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘 2.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)

9、構(gòu)與工作原理 圖圖2 2-27 MAX3000AMAX3000A系列的單個(gè)宏單元結(jié)構(gòu)系列的單個(gè)宏單元結(jié)構(gòu) 2.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖2 2-28 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 2.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 圖圖2 2-29 并聯(lián)擴(kuò)展項(xiàng)饋送方式并聯(lián)擴(kuò)展項(xiàng)饋送方式 2.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 4可編程連線陣列可編程連線陣列(PIA) 圖圖2 2-30 PIA信號(hào)布線到信號(hào)布線到LAB的方式的方式 X康芯科技康芯科技2.3 CPLD的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 5I/O控

10、制塊控制塊 圖圖2 2-31 EPM7128S器件的器件的I/O控制塊控制塊 2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 圖圖2 2-32 FPGA查找表單元查找表單元 查找表LUT輸入1輸入2輸入3輸入4輸出0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器圖圖2 2-33 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu) 2.4.2 CycloneIII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理1、LEX康芯科技康芯科技2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖2 2-35 Cyclone LE普通

11、模式普通模式 2.4.2 CycloneIII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理2.4.2 CycloneIII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理2、LAB2.4.2 CycloneIII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理X康芯科技康芯科技圖圖2 2-37 Cyclone LAB結(jié)構(gòu)結(jié)構(gòu) 2.4.2 CycloneIII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理2.4.2 CycloneIII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理2.4.2 CycloneIII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理3、嵌入式存儲(chǔ)器：、嵌入式存儲(chǔ)器：RAM、ROM、FIFO4、嵌入式乘法器：

12、、嵌入式乘法器：5、時(shí)鐘控制、時(shí)鐘控制2.4.2 CycloneIII系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理2.5 硬件測(cè)試技術(shù)硬件測(cè)試技術(shù) 2.5.1 內(nèi)部邏輯測(cè)試內(nèi)部邏輯測(cè)試圖圖2 2-43 邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu) 2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試 2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試 圖圖2 2-45 JTAG BST系統(tǒng)系統(tǒng)內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu) 2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試 圖圖2 2-46 TAP控制器狀態(tài)圖控制器狀態(tài)圖 2.5 硬件測(cè)試技術(shù)硬件測(cè)試技術(shù) 圖圖2 2-47 JTAG BST選擇命令模式時(shí)序選擇命令模式時(shí)序 2.5.2 JTA

13、G邊界掃描測(cè)試邊界掃描測(cè)試 2.5.3 嵌入式邏輯分析儀嵌入式邏輯分析儀 2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice公司公司CPLD器件系列器件系列 1. ispLSI器件系列器件系列 ispLSI1000E系列系列 ispLSI2000E/2000VL/200VE系列系列 ispLSI 8000/8000V系列系列 ispLSI5000V系列系列 2. ispMACH4000系列系列 3. Lattice EC & ECP系列系列 IspMACH 4000Z、ispMACH 4000V 、 ispMACH 4000Z 2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2

14、.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 2. Spartan& Spartan-3 & Spartan 3E器件系列器件系列 5. Xilinx的的IP核核 1. Virtex-4系列系列FPGA Virtex-4 LX Virtex-4 SX Virtex-4 FX 3. XC9500 & XC9500XL系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.3 Altera公司公司FPGA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA 5. MAX系列系列CP

15、LD 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 2. Stratix系列系列FPGA 6. Cyclone系列系列FPGA低成本低成本FPGA 7. Cyclone II系列系列FPGA 8. MAX II系列器件系列器件 9. Altera宏功能塊及宏功能塊及IP核核 2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.4 Actel公司的公司的PLD器件器件 2.7 編程與配置編程與配置 基于電可擦除存儲(chǔ)單元的基于電可擦除存儲(chǔ)單元的EEPROM或或Flash技術(shù)技術(shù) 基于基于SRAM查找表的編程單元查找表的編程單元 基于反熔絲編程單元基于反熔絲編程單元 2.7 編程與

16、配置編程與配置 2.7.1 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 表表2 2-3 圖圖2 2-48接口各引腳信號(hào)名稱接口各引腳信號(hào)名稱 2.7 編程與配置編程與配置 2.7.1 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 圖圖2 2-49 多多CPLD芯片芯片ISP編程連接方式編程連接方式 X康芯科技康芯科技2.7 編程與配置編程與配置 2.7.2 FPGA配置配置2.7 編程與配置編程與配置 2.7.3 FPGA專用配置器件專用配置器件 圖圖2 2-51 EPCS器件配置器件配置FPGA的電路原理圖的電路原理圖 2.7 編程與配置編程與配置 2.7.4 使用單片機(jī)配置使用單片機(jī)配置FPGA

17、 圖圖2 2-53 用用89S52進(jìn)行配置進(jìn)行配置 X康芯科技康芯科技2.7 編程與配置編程與配置 2.7.5 使用使用CPLD配置配置FPGA 使用單片機(jī)配置的缺點(diǎn)：使用單片機(jī)配置的缺點(diǎn)：1、速度慢，不適用于大規(guī)模、速度慢，不適用于大規(guī)模FPGA和高可靠應(yīng)用；和高可靠應(yīng)用；2、容量小，單片機(jī)引腳少，不適合接大的、容量小，單片機(jī)引腳少，不適合接大的ROM以以存儲(chǔ)較大的配置文件；存儲(chǔ)較大的配置文件；3、體積大，成本和、體積大，成本和功耗都不利于相關(guān)功耗都不利于相關(guān)的設(shè)計(jì)。的設(shè)計(jì)。 習(xí)習(xí) 題題 習(xí)題習(xí)題2-1 OLMC有何功能？說(shuō)明有何功能？說(shuō)明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。的。習(xí)題習(xí)題2-2 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？習(xí)題習(xí)題2-3 什么是基于查找表的可編程邏輯結(jié)構(gòu)？什么是基于查找表的可編程邏輯結(jié)構(gòu)？習(xí)題習(xí)題2-4 FPGA系列器件中的系列器件中的LAB有何作用？有何作用？習(xí)題習(xí)題2-5 與傳統(tǒng)的測(cè)試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)？與傳統(tǒng)的測(cè)試技術(shù)相比，邊界