verilog總線接口模塊的設(shè)計

1、2022-5-311第七章較復(fù)雜時序邏輯電路設(shè)計實踐n概述n1.一個簡單的狀態(tài)機設(shè)計序列檢測器n序列檢測器就是將一個指定的序列從數(shù)字碼流中識別出來。本例中，我們將設(shè)計一個“10010”序列的檢測器。設(shè)X為數(shù)字碼流輸入，Z為檢出標(biāo)志輸出，高電平表示“發(fā)現(xiàn)指定序列”，低電平表示“沒有發(fā)現(xiàn)指定序列”?？紤]碼流為“110010010000100101”，則如表所示。時鐘12345678910111213141516171819X110010010000100101Z0000010010000000102022-5-312第七章較復(fù)雜時序邏輯電路設(shè)計實踐序列檢測器設(shè)計2022-5-313第七章較復(fù)雜時序

2、邏輯電路設(shè)計實踐序列檢測器設(shè)計2022-5-314Module seqdet(x,z,clk,rst);Input x,clk,rst;Output z;Reg2:0 state; A=3d1,Wire z;Parameter IDLE=3d0, A=3d1, B=3d2, C=3d3, D=3d4, E=3d5, F=3d6, G=3d7,Assign z=(state=D & X=0)? 1:0;always(posedge clk or negedge rst)if (! rst) begin state=IDLE; endelse casex(state) IDLE:if(x=

3、1) state=A; A: if(x=0) state=B; B: if(x=0) state=C; C: if(x=1) state=D; else state=G; D: if(x=0) state=E; else state=A;2022-5-315 E: if(x=0) state=C; else state=A; F: if(x=1) state=A; else state=B; G: if(x=1) state=F; else state=G; default: state=IDLE; endcaseendmodule 第七章較復(fù)雜時序邏輯電路設(shè)計實踐序列檢測器設(shè)計2022-5-

4、316較復(fù)雜時序邏輯電路設(shè)計實踐序列檢測器設(shè)計2022-5-317 設(shè)計兩個可綜合的電路模塊:第一個模塊能把4位的平行數(shù)據(jù)轉(zhuǎn)換為符合以下協(xié)議的串行數(shù)據(jù)流，數(shù)據(jù)流用scl和sda兩條線傳輸，sclk為輸入的時鐘信號，data3:0為輸入數(shù)據(jù)，d_ena為數(shù)據(jù)輸入的使能信號。第二個模塊能把串行數(shù)據(jù)流內(nèi)的信息接收到，并轉(zhuǎn)換為相應(yīng)16條信號線的高電平，即若數(shù)據(jù)為1，則第一條線路為高電平，數(shù)據(jù)為n，則第N條線路為高電平。第七章較復(fù)雜時序邏輯電路設(shè)計實踐 2.并行數(shù)據(jù)流轉(zhuǎn)換為一種特殊串行數(shù)據(jù)流模塊的設(shè)計。2022-5-318n通信協(xié)議：scl為不斷輸出的時鐘信號，如果scl為高電平，sda由高變低，串行數(shù)

5、據(jù)流開始；如果scl為高電平時，sda由低變高，串行數(shù)據(jù)結(jié)束。sda信號的串行數(shù)據(jù)位必須在scl為低電平時變化，若變?yōu)楦邉t為1，否則為0。第七章較復(fù)雜時序邏輯電路設(shè)計實踐 2.并行數(shù)據(jù)流轉(zhuǎn)換為一種特殊串行數(shù)據(jù)流模塊的設(shè)計。2022-5-319復(fù)雜數(shù)字系統(tǒng)設(shè)計實踐之一第第8章講章講 I2C總線接口模塊的設(shè)計總線接口模塊的設(shè)計2022-5-31101.二線制 I2C CMOS串行EEPROM的簡介 串行EEPROM一般具有兩種寫入方式，一種是字寫入方式，還有一種是頁寫入方式，允許在一個周期內(nèi)同時對一個字到一頁的若干字節(jié)進行編程寫入。一頁的大小取決于芯片內(nèi)頁寄存器的大小。在這里只編寫串行EEPROM

6、的一個字的寫入和讀出方式的Verilog HDL的行為模型代碼。2022-5-31112. 總線特征介紹CI22022-5-31122. I2C總線特征介紹2022-5-31133. 二線制I2C CMOS 串行EEPROM的寫操作2022-5-31143. 二線制I2C CMOS 串行EEPROM的讀操作2022-5-3115EEPROM的Verilog HDL程序2022-5-3116EEPROM的Verilog HDL程序2022-5-3117EEPROM的Verilog HDL程序2022-5-3118EEPROM的Verilog HDL程序2022-5-3119EEPROM的Veri

7、log HDL程序2022-5-31202022-5-3121EEPROM的Verilog HDL程序2022-5-3122簡化的RISC_CPU設(shè)計2022-5-3123簡化的RISC_CPU設(shè)計2022-5-3124簡化的RISC_CPU設(shè)計2022-5-3125簡化的RISC_CPU設(shè)計2022-5-3126簡化的RISC_CPU設(shè)計2022-5-3127簡化的RISC_CPU設(shè)計2022-5-3128簡化的RISC_CPU設(shè)計2022-5-3129簡化的RISC_CPU設(shè)計2022-5-3130簡化的RISC_CPU設(shè)計2022-5-3131簡化的RISC_CPU設(shè)計2022-5-3132簡化的RISC_CPU設(shè)計2022-5-31332022-5-31342022-5-31352022-5-31362022-5-31372022-5-31382022-5