設計九按鍵掃描電路

1、實驗七按鍵陣列掃描控制電路設計一、設計要求按鍵是數字設備的輸入部件，是人工干預數字系統(tǒng)的主要手段。操作者可以通過按鍵向系統(tǒng)輸入數據、指令等二進制信息。1. 設計要求本設計要求實現一個按鍵陣列判斷電路，并用七段數碼管顯示該按鍵的標識。 當有鍵按下時，顯示其標識符，并保持顯示符直到新的按鍵作用。如果多個按鍵同時閉合， 只響應最先作用的按鍵。2. 硬件環(huán)境設計對象的實現環(huán)境與所采用的FPGA開發(fā)裝置有關，本節(jié)以 LP2900為例，說明采用按鍵陣列掃描的設計原理和實現方法。LP2900開發(fā)裝置上有“ 09，“* ，“#共12個鍵構成的3行4列按鍵陣列。FPGA 與按鍵陣列如圖1所示。FPGA通過端口

2、RK1RK3讀取鍵陣列的行線狀態(tài) X0X2 ;通過3 線-8線譯碼器控制鍵陣列的列線 Y0Y3 。 74138的譯碼輸入由FPGA端口 DE3DE1控制。按鍵掃描原理1 按鍵狀態(tài)判斷數字電路中，按鍵的閉合和斷開狀態(tài)可以通過其控制的邏輯電平判斷。圖2 (a)電路將按鍵閉合、斷開轉換成代表“ 0 或“1二值邏輯的低電平和高電平，然后判斷電路輸出X的電平即可了解按鍵的通、斷狀態(tài)。比方圖 2中，假設測得X的電平為“1，說明按鍵斷 開；測得為“ 0，那么表示按鍵閉合。由于按鍵一般為機械開關，其觸點的合、斷有彈性抖動，如圖2 ( b)所示，抖動時間約510ms。為了保證按鍵動作一次電路只判斷到一次狀態(tài)電平

3、改變，防止誤判斷，需要采 用消抖動措施。采用根本 RS觸發(fā)器可以對X的電平信號整形，實現消抖動。+5VRih圖2按鍵狀態(tài)判斷原理2.按鍵陣列判斷假設需要判斷的按鍵較多，為節(jié)省信號端口資源，一般將按鍵分成行、列兩組連接成陣列形式，十六個按鍵的陣列如圖3( a)所示。每個按鍵跨接在一條行線Xi和一條列線 Yj間，當按鍵閉合時，行線與列線接通。 每條行線都通過一個電阻上拉到 +5V電位，當行線上 的所有按鍵都未閉合時，行線一定為高電平。當某條列線為低電平時，根據行線電平可判斷該列線上各鍵的狀態(tài)。比方，當Yi為低電平時，如果四條行線X。、Xi、X2、X3的狀態(tài)為“ 1011，可判 Kii鍵閉合，Koi

4、, K21，K31 鍵斷開；假設 X。、Xi、X2、X3的狀態(tài)為“ 0101 ,那么可判斷Koi、K21鍵閉合。RR1 1 .KoiKq2 K03 咯W Xo懂.K12KisF XLR聲聴1 1RK31W x3Yg(a) 4X4鍵陣列電路(b)掃描信號波形圖3按鍵陣列掃描原理3. 按鍵掃描判斷采用狀態(tài)機可自動逐個掃描按鍵通斷情況，狀態(tài)機的模等于或大于按鍵個數。每個狀態(tài)可以使鍵陣列的一條列線Yj為低電平，通過判斷行線 Xi的電平來了解按鍵 Kj的開關狀態(tài)：當Kj鍵閉合，Xi為低電平；反之，Xi為高電平。對于圖3 ( a)所示的鍵陣列電路，狀 態(tài)機控制產生如圖 3 (b)所示的四列負脈沖順序掃描信

5、號。每列信號的低電平寬度為一個 狀態(tài)時間，各列信號按列序順延。每個列信號周期逐個判斷同一行中的四個按鍵KioK i3,所有行判斷完畢后周而復始。所以鍵陣列的掃描周期是列信號周期乘以行數，等于狀態(tài)機觸發(fā)時鐘周期乘以狀態(tài)數。陣列掃描周期必須小于按鍵閉合時間，否那么鍵閉合狀態(tài)可能會被漏判。按鍵的閉合時間因人的動作快慢而異，通常為數百毫秒。當陣列為16個鍵時，狀態(tài)機的觸發(fā)頻率可為100Hz左右。二、參考設計方案根據按鍵陣列的判斷原理，可采用一個計數器產生按鍵編碼信號，計數器的脈沖周期等于按鍵的掃描時間，計數器的模M大于等于被掃描的按鍵數N。本設計要求判斷12個按鍵的陣列，所以可采用 12進制計數器 Q

6、3Q2Q1Q0產生按鍵掃描碼400004 1011。計數 器低兩位Q1Q0控制3-8譯碼器的de2和de1端，用于產生列掃描信號 Y0Y3 ;高兩位Q3Q2 控制數據選擇器選擇行線電平X0X2，輸出Y用于控制12進制計數器的使能端。當被掃描的按鍵閉合時，選擇器的輸出信號丫=0，控制存放器data保存計數器當前的鍵碼狀態(tài)，同時控制計數器停止計數，即封鎖計數器停止按鍵掃描，以防止其它按鍵閉合產生的影響。然后將存放器中存儲的數據送入顯示譯碼器模塊中，用于顯示按鍵名。按鍵名的顯示采用七段顯示譯碼器實現，故需先將4位輸入數據轉換成對應的 7個段極信號a、b、c、d、e、f、g。由于七段顯示譯碼器的共陰極

7、端也是由de1、de2、de3控制，可以看出該信號與按鍵掃描信號共用，導致按鍵按下后，第一列的信號1、2、3顯示在C1數碼管上，第二列的信號4、5、6顯示在C2數碼管上，第三列的信號7、& 9 顯示在都C3數碼管上，第四列的信號*、0、#顯示在C4數碼管上。當按鍵松開后，C1C2C3C4 四個數碼管上都會同時顯示。參考設計電路如圖 4所示。4低兩位高兩位20Q嚴Qo200HzU上data5.D遜制計數器譯碼器DE23E1YO Y1 Y2 Y3雹數據選擇器 1 2 D D D顯示譯碼器7圖4參考設計框圖四、參考設計步驟1 輸入按鍵陣列掃描電路局部，編寫分頻器、計數器、數據選擇器的代碼。調試一：1

8、2進制計數器的存放器 data的輸出接四個發(fā)光二極管。再用一個發(fā)光二極管 觀察數據選擇器的輸出。編譯 Compilation 正確后下載。任意按下陣列中的按鍵，觀察： 按鍵閉合時，數據選擇器是否輸出維持低電平，按鍵斷開后，選擇器輸出高電平； 發(fā)光二極管的指示是否與鍵碼相符，鍵碼能否被保存。2在表1中填寫按鍵名與計數值的對照表，并按表 1編寫顯示譯碼器的代碼。3.去除按鍵掃描電路的發(fā)光二極管，連接整個電路。4 根據所用FPGA開發(fā)裝置的端口協(xié)議分配引腳。編譯配置正確后下載，觀察設計效 果。表1按鍵名與計數值對照表選擇行線掃描有效計數值按鍵名段極信號XiYiQ3Q0a b c d e f gX0Y00 0 0 0Y10 0 0 1Y20 0 1 0Y30 0 1 1X1Y00 1 0 0Y10 1 0 1Y20 1 1 0Y30 1