采用SAR結(jié)構(gòu)的8通道12位ADC設(shè)計_圖文

1、采用SAR結(jié)構(gòu)的,Je。.癔簿,霉?fàn)幬靼搽娮涌萍即髮W(xué)微電子研究所彭新芒楊銀堂朱樟明8通道12位ADC設(shè)計摘要:本文設(shè)計實現(xiàn)了一個8通道12位逐次逼近型ADc。轉(zhuǎn)換器內(nèi)部集成了多路復(fù)用器、并/串轉(zhuǎn)換寄存器和復(fù)合型DAc,實現(xiàn)了數(shù)字位的串行輸出。整體電路采用HsPIcE進(jìn)行仿真,轉(zhuǎn)換速率為133KsPs,轉(zhuǎn)換時間為7.5Ls。通過低功耗設(shè)計,工作電流降低為2,8mA。芯片基于0.6“m BicMos工藝完成版圖設(shè)計,版圖面積為2.5×2.2mm2。關(guān)鍵詞:逐次逼近ADc;復(fù)合結(jié)構(gòu)DAc;低功耗;BicMos引言ADc是模擬系統(tǒng)與數(shù)字系統(tǒng)接口的關(guān)鍵部件,長期以來一直被廣泛應(yīng)用于通信、軍事及

2、消費電子等領(lǐng)域。隨著計算機(jī)和通信產(chǎn)業(yè)的迅猛發(fā)展,ADC在便攜式設(shè)備上的應(yīng)用發(fā)展迅速,正逐步向高速、高精度和低功耗的方向發(fā)展。目前市場上占統(tǒng)治地位的ADC 的類型主要包括:逐次逼近型(sAR、一型、流水線型。型可以實現(xiàn)很高的分辨率,流水線型可以保證很高的采樣速率,這兩種體系結(jié)構(gòu)都是為了滿足某種特定需求的縱向市場而設(shè)計的。sARADc是采樣速率低于5MSPS的中高分辨率應(yīng)用的常見結(jié)構(gòu),由于其實質(zhì)上采用的是二進(jìn)制搜索算法,內(nèi)部電路可以運行在幾MHz,采樣速率主要由逐次逼近算法確定。本文基于上華0.6¨m BiCMos 工藝設(shè)計了一個8通道12位串行輸出ADc,轉(zhuǎn)換核心電路采用逐次逼近型結(jié)構(gòu)

3、,并在總結(jié)改進(jìn)傳統(tǒng)結(jié)構(gòu)基金項目:國家自然科學(xué)基金(60476o 46,教育部博士學(xué)科點基金(2005070l 0l 5和部委基金(51408010304DZ0140,51408010205DZ0164五婦c加以缸Z拋s堙n&A即西赫咒肋礎(chǔ)朋舭西正泐曲叼聆觚C%切口_ 萬方數(shù)據(jù) 。旋摭,。,的基礎(chǔ)上,采用了電壓定標(biāo)和電荷定標(biāo)的復(fù)合式DAC結(jié)構(gòu)。這種“5+4+3”的分段式復(fù)合結(jié)構(gòu)不但避免了大電容引入的匹配性問題,而且由于引入了電阻,減小了電路本身的線性誤差。比較器的實現(xiàn)采用多級級聯(lián)的放大器結(jié)構(gòu),降低了設(shè)計復(fù)雜度。最后基于csMc0.6“m BicMos工藝實現(xiàn)了整體版圖設(shè)計。系統(tǒng)結(jié)構(gòu)sAR

4、 ADc電路結(jié)構(gòu)主要包含五個部分:采樣保持電路、比較器、DAc、逐次逼近寄存器和邏輯控制單元。轉(zhuǎn)換中的逐次逼近是按對分原理,由控制邏輯電路完成的。其工作過程如下:啟動后,控制邏輯電路首先把逐次逼近寄存器的最高位置1,其它位置O,將其存儲到逐次逼近寄存器,然后經(jīng)數(shù)模轉(zhuǎn)換后得到一個電壓值(大小約為滿量程輸出的一半。這個電壓值在比較器中與輸入信號進(jìn)行比較,比較器的輸出反饋到DAc,并在下一次比較前對其進(jìn)行修正。即輸入信號的抽樣值與DAc的初始輸出值相減,余差被比較器量化,量化值再來指導(dǎo)控制邏輯是增加還是減少DAc的輸出;然后,再次從輸入抽樣值中減去這個新的DAc輸出值。不斷重復(fù)這個過程,直至完成最后

5、一位數(shù)字的實現(xiàn)。由此可見,這種數(shù)據(jù)的轉(zhuǎn)變始終處于邏輯控制電路的時鐘驅(qū)動之下,逐次逼近寄存器不斷進(jìn)行比較和移位操作,直到完成最低有效位(LsB的轉(zhuǎn)換。這時逐次逼近寄存器的各位值均已確定,轉(zhuǎn)換操作完成。由于本設(shè)計針對的是串行多路通道轉(zhuǎn)換技術(shù),所以本文在sAR ADc基本結(jié)構(gòu)的基礎(chǔ)上,在模擬輸入前端加入多路復(fù)用模塊,并在輸出后端加入并/串轉(zhuǎn)換電路。為實現(xiàn)信號的快速精確轉(zhuǎn)換, sAR ADC中重要部件是采樣保持電路、比較器和DAc,等效輸入電路如圖l所示。在獲取數(shù)據(jù)期間,被選信道作為輸入給電容c。oL。充電,獲取時間結(jié)束后,刪開關(guān)打開,電荷維持在c。上作為信號樣本,與DAc中產(chǎn)生的模擬信號進(jìn)行比較,將

6、比較結(jié)果輸入并/串輸出寄存器,在三態(tài)總線控制下輸出數(shù)字位。電路設(shè)計與實現(xiàn)采樣廠保持電路的性能高低限定了整個ADc的速度和精度,在設(shè)計中采用雙差分底板采樣技術(shù),雙差分結(jié)構(gòu)以獲得優(yōu)良的Ac性能,另外底板采樣技術(shù)的應(yīng)用也極大地減小了電荷注入、時鐘饋通以及有限帶寬所造成的誤差,優(yōu)化了整體性能。其中比較器的實現(xiàn)采用3個放大器級聯(lián)結(jié)構(gòu),這樣不僅極大提高了增益,而且減小了比較器的設(shè)計難度,提高了電路性能。下面重點講述DAc的設(shè)計與實現(xiàn)。SAR ADC的速度和分辨率主要受反饋電路中DAc的速度、分辨率和線性的限制,精確設(shè)計DAc是本次設(shè)計的重點和關(guān)鍵。傳統(tǒng)的sAR ADc多采用簡單的電阻分壓式或電容電荷型結(jié)構(gòu)

7、來實現(xiàn)。電阻分壓式轉(zhuǎn)換器的優(yōu)點是只需要用到一種電阻,容易保證制造精度,即使電阻出現(xiàn)較大的誤差,也不會出現(xiàn)非單調(diào)性。但n位二進(jìn)制輸入的電阻分壓式數(shù)模轉(zhuǎn)換器需要2“個分壓電阻以及同樣數(shù)量的模擬開關(guān),所2溉盯電孑設(shè)計應(yīng)用w_HM伽職cDm.c以以隨著位數(shù)的增加,其所需元器件的數(shù)量會呈幾何級數(shù)增加,這是它的缺點。單獨用這種結(jié)構(gòu)來做一個DAc的情況比較少見,但是它卻在8位以下的sAR ADC中常用到。電容電荷型DAc的優(yōu)點是精度較高,但缺點是面積大,對寄生電容敏感,而且還需要兩相時鐘,增加了設(shè)計制造的復(fù)雜度。本文設(shè)計的DAC采用復(fù)合結(jié)構(gòu)。由于本芯片是一個12位精度的ADc,要求DAc也要達(dá)到12位精度,

8、而且對于位數(shù)較高的轉(zhuǎn)換器,從芯片面積和性能方面綜合考慮,組合結(jié)構(gòu)較單一結(jié)構(gòu)優(yōu)勢顯著。因而本文采用5+3+4復(fù)合結(jié)構(gòu)實現(xiàn),即高5位MsB采用電容網(wǎng)絡(luò)實現(xiàn),中間3位采用電阻網(wǎng)絡(luò),而低4位LSB仍用電容網(wǎng)絡(luò)實現(xiàn),這樣設(shè)計避免了不同結(jié)構(gòu)實現(xiàn)上的不足,結(jié)合了各自的優(yōu)點,較好的實現(xiàn)電路設(shè)計目標(biāo)。此DAc的優(yōu)點是具有一定的單調(diào)性,因為電阻串本質(zhì)上是單調(diào)的,而且3個數(shù)字位只有一種阻值的電阻,不存在電阻失配問題。電阻串不需要預(yù)充電,轉(zhuǎn)換速度比電容陣列的轉(zhuǎn)換速度快,但芯片占用面積較大;電容網(wǎng)絡(luò)最多只需滿足5位數(shù)字位對應(yīng)的電容精度要求便可實現(xiàn)12位轉(zhuǎn)換匹配。所以在分配每段位數(shù)時,本文在芯片面積和轉(zhuǎn)換速度之問進(jìn)行了折

9、中考慮。單獨對DAc進(jìn)行仿真得到其建立時間僅為12ns。設(shè)計仿真根據(jù)電路功能及指標(biāo)要求,在cadence環(huán)境下用Hspice對電路進(jìn)行仿真。通過控制邏輯精確控制,最后實現(xiàn)12位數(shù)字的轉(zhuǎn)換結(jié)果,圖萬方數(shù)據(jù)S.圓_5。霧一7,露S。霧一10v:/Se一。K90冀sertesD0一se露瓣曩溢焉cll嘲黼蛹熬蕊蕊垂潞戳搿n潮腿器瑟滋至蜀I!l一一,一2為選擇第8通道對2.5V電壓進(jìn)行轉(zhuǎn)換的輸出波形,實現(xiàn)了模擬信號到數(shù)字信號的正確轉(zhuǎn)換。12位ADc的工作溫度范圍為一55125,仿真條件為V。=5.0V,V。=0V,VREF=4.096V,V。G。=0V。最后基于cSMC 0.6um BiCMoS工藝完

10、成了版圖設(shè)計,面積為2.5×2.2mm2。結(jié)語本文基于CSM c0.6¨mBicMos工藝設(shè)計實現(xiàn)了一個12位串行輸出ADc,采用電壓定標(biāo)和電荷定標(biāo)組合式數(shù)模轉(zhuǎn)換器技術(shù),比較器的實現(xiàn)采用多級級聯(lián)放大器形式,通過合理的時序控制,實現(xiàn)了較好的性能,轉(zhuǎn)換速率為7.5“s,正常工作電流2.8mA,增益誤差小于囊e設(shè)諦44qf豁49砰黜7¨|,”ofi艄ij”iftSd"Ft!I”“;?”?+0fi￥。01_2LSB,線性誤差小于1個LSB,最后版圖面積為2.5×2.2mm2,此轉(zhuǎn)換器對于消費電子、汽車電子及便攜式產(chǎn)品等方面應(yīng)用是具有較好性價比的選擇。參

11、考文獻(xiàn):8一bzSu c c e ssi v eJ.SolidState Circuits,1990,25(32et alA monolithicchargebalancingsucce ssiVeJ.S01idState Circuits.1979.SC一14:9129203RichardetDifferential ADC with Rail一toRailCommonModeRange and NonlinearCapacitorCompensation.IEEE J.S01idState Circuits,l 990,25(12:173一】83.CSR推出基于UniFi單芯片WiFi技術(shù)

12、的無線VoIP電話方案近日,CSR公司推出基于Unin單芯片wiFi技術(shù)的無線Vo蟛沌語設(shè)計方案。該方案也是CsR首次推。出的針對WiFj技術(shù)而設(shè)計的無線電話方震。CSR公司藏于UniF“便攜芯片設(shè)計的UniVox,提供了一種低成本、低功耗的VoWiFi(WiFi語音通訊電話設(shè)計。UniFi是基于802.11b穗標(biāo)準(zhǔn)的篳芯片WiFi方案,擁有目前業(yè)界最低的功耗并且采用芯片尺寸封裝以達(dá)到極小的占用面積(6柏m×6mm。CsR還在uniVox內(nèi)設(shè)置其開發(fā)的多r蝶體摩用處理器,以低功耗R|Sc應(yīng)用處理器結(jié)合高效能DSP功能、渚效編解碼器和回音消除,以及智能型的電源管理。UniVox內(nèi)含一個

13、默認(rèn)盼MMI(人機(jī)芥面,可以利用一套軟件許麓工具包對電話的界面進(jìn)行進(jìn)一步的;配露,如有必要可增加音頻編解碼器。兩提供商膏塤,UniVox還支持802.11e和1WMMSA以提供最佳的QoS,消除潛在的延運或于擾。UniVox是一個安全的平臺,可以阻止非授權(quán)的使用或偷聽。耐802.1li、WEP、WPA和WPA2安全標(biāo)準(zhǔn)的支持,意味著基于UniVox的電話設(shè)計可以兼容標(biāo)準(zhǔn)無線路由器櫞議。UniVox還可以預(yù)配置IP和網(wǎng)關(guān)地址,使0DM能夠針對寬帶或VoIP服務(wù)提供商生產(chǎn)“開箱即用”的品牌V(Wi Fi電話。同時,CSR公司的UniV(x還支持SIP標(biāo)準(zhǔn),以供用戶通過互聯(lián)網(wǎng)進(jìn)行語音或視頻電話。此外

14、,UniVox還可根據(jù)需要選擇配置支持IAX2協(xié)議。為保證實現(xiàn)最低成本,CSR公司對UniVox進(jìn)行了高集成設(shè)計,使得BoM成本不到20美元,其中cBoM成本總計不到15美元。目前,CSR公司正在對uniVox進(jìn)行展示和樣品試驗,并有望在年底推出可投產(chǎn)的uniV(x參考設(shè)計。(徐洋ElectronicDesign&Appncntion、%r憾Ni娥ei Electron記sChinn一一哦一萬方數(shù)據(jù) 采用SAR結(jié)構(gòu)的8通道12位ADC設(shè)計作者:彭新芒, 楊銀堂, 朱樟明作者單位:西安電子科技大學(xué)微電子研究所刊名:電子設(shè)計應(yīng)用英文刊名:ELECTRONIC DESIGN & APPLICATION WORLD FOR DESIGN AND APPLICATION ENGINEERS年,卷(期:2006,""(11被引用次數(shù):0次參考文獻(xiàn)(3條1.Kh handidi.Vincent S Tso An 8-b 1.3-MHz SuccessiveApproximation A/D Converter 1990(032.T P Redfern A monolithic charge-balancing successi