直接數(shù)字頻率合成技術(shù)

1、直接數(shù)字頻率合成技術(shù)(DDS) DDS技術(shù)是一種先進(jìn)的波形產(chǎn)生技術(shù)，已經(jīng)在實際中獲得廣泛應(yīng)用。 1971年,由J.Tierney 和C.M.Tader 等人在 “A Digital Frequency Synthesizer”一文中首次提出了DDS的概念；DDS或DDFS 是 Direct Digital Frequency Synthesis 的簡稱 通常將此視為通常將此視為第三代第三代頻率合成技術(shù)；頻率合成技術(shù)； 它突破了前兩種頻率合成法的原理它突破了前兩種頻率合成法的原理, ,從從”相位相位”的概念的概念出發(fā)進(jìn)行頻率合成；出發(fā)進(jìn)行頻率合成； 這種方法不僅可以產(chǎn)生不同頻率的正弦波這種方法不

2、僅可以產(chǎn)生不同頻率的正弦波, ,而且可以控而且可以控制波形的制波形的初始相位初始相位； 還可以用還可以用DDSDDS方法產(chǎn)生方法產(chǎn)生任意波形任意波形(AWG)(AWG)。DDS原理工作過程為: 1, 將存于數(shù)表中的數(shù)字波形,經(jīng)數(shù)模轉(zhuǎn)換器D/A,形成模擬量波形.2, 兩種方法可以改變輸出信號的頻率: (1),改變查表尋址的時鐘CLOCK的頻率頻率, 可以改變輸出波形的頻率. (2), 改變尋址的步長步長來改變輸出信號的頻率.DDS即采用此法. 步長即為對數(shù)字波形查表的相位增量.由累加器對相位增量進(jìn)行累加, 累加器的值作為查表地址.3, D/A輸出的階梯形波形,經(jīng)低通(帶通)濾波濾波,成為質(zhì)量符合

3、需要的模擬波形模擬波形累加器的工作示意圖 設(shè)相位累加器的位寬為2N, Sin表的大小為2p,累加器的高P位用于尋址Sin表.時鐘Clock的頻率為fc, 若累加器按步進(jìn)為1地累加直至溢出一遍的頻率為若以M點為步長,產(chǎn)生的信號頻率為M稱為頻率控制字2coutNMff2Noutcff該DDS系統(tǒng)的核心是相位累加器，它由一個加法器和一個位相位寄存器組成，每來一個時鐘，相位寄存器以步長增加，相位寄存器的輸出與相位控制字相加，然后輸入到正弦查詢表地址上。正弦查詢表包含一個周期正弦波的數(shù)字幅度信息，每個地址對應(yīng)正弦波中 0360o 范圍的一個相位點。查詢表把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號，

4、驅(qū)動DAC，輸出模擬量。相位寄存器每經(jīng)過2N/M 個 fc 時鐘后回到初始狀態(tài)，相應(yīng)地正弦查詢表經(jīng)過一個循環(huán)回到初始位置，整個DDS系統(tǒng)輸出一個正弦波。輸出正弦波周期為頻率為頻率控制字與輸出信號頻率和參考時鐘頻率之間的關(guān)系為：其中N是相位累加器的字長。頻率控制字與輸出信號頻率成正比。由取樣定理，所產(chǎn)生的信號頻率不能超過時鐘頻率的一半，在實際運(yùn)用中，為了保證信號的輸出質(zhì)量，輸出頻率不要高于時鐘頻率的33%,以避免混疊或諧波落入有用輸出頻帶內(nèi)。在圖中，相位累加器輸出位并不全部加到查詢表，而要截斷。相位截斷減小了查詢表長度，但并不影響頻率分辨率，對最終輸出僅增加一個很小的相位噪聲。DAC分辨率一般比

5、查詢表長度小24位。 MTTNco2 cNoutffM)2(120NM 2coutNMff通常用頻率增量來表示頻率合成器的分辨率，DDS的最小分辨率為這個增量也就是最低的合成頻率。最高的合成頻率受奈奎斯特抽樣定理的限制，所以有與PLL不同,DDS的輸出頻率可以瞬時地改變,即可以實現(xiàn)跳頻，這是DDS的一個突出優(yōu)點，用于掃頻測量和數(shù)字通訊中，十分方便。2max0cff Ncff2minDDS 這種技術(shù)的實現(xiàn)依賴于高速數(shù)字電路的產(chǎn)生，目前，這種技術(shù)的實現(xiàn)依賴于高速數(shù)字電路的產(chǎn)生，目前，其工作其工作速度主要受速度主要受D/A變換器的限制。變換器的限制。利用正弦信號的利用正弦信號的相位與時間呈線性關(guān)系的

6、特性，通過查表的方式得到信相位與時間呈線性關(guān)系的特性，通過查表的方式得到信號的瞬時幅值，從而實現(xiàn)頻率合成。號的瞬時幅值，從而實現(xiàn)頻率合成。 DDS具有超寬的相對寬帶，超高的捷變速率，超細(xì)具有超寬的相對寬帶，超高的捷變速率，超細(xì)的分辨率以及相位的連續(xù)性，可編程全數(shù)字化，以及可的分辨率以及相位的連續(xù)性，可編程全數(shù)字化，以及可方便實現(xiàn)各種調(diào)制等優(yōu)越性能。方便實現(xiàn)各種調(diào)制等優(yōu)越性能。 但存在但存在雜散大雜散大的缺點，限于數(shù)字電路的工作速度的缺點，限于數(shù)字電路的工作速度,DDS的頻率上限目前還只能達(dá)到的頻率上限目前還只能達(dá)到數(shù)百兆數(shù)百兆,限制了在某些限制了在某些領(lǐng)域的應(yīng)用領(lǐng)域的應(yīng)用。AD9830芯片特性

7、芯片特性+5V電壓供電50MHz頻率片內(nèi)正弦查詢表片內(nèi)10位數(shù)模轉(zhuǎn)換器并行數(shù)據(jù)接口掉電功能選擇250mW功耗48引腳薄方扁封裝（TQFP）DDS的信號質(zhì)量分析的信號質(zhì)量分析取樣系統(tǒng)信號的頻譜鏡像頻率分量為鏡像頻率分量為60dB，而其他各種雜散分量，而其他各種雜散分量分布在很寬的頻帶上，其幅值遠(yuǎn)小于鏡像頻率分量。分布在很寬的頻帶上，其幅值遠(yuǎn)小于鏡像頻率分量。D/A之后用的低通濾波器可用來濾去鏡像頻率分量，之后用的低通濾波器可用來濾去鏡像頻率分量，諧波分量和帶外雜散分量。第一個鏡像頻率分量諧波分量和帶外雜散分量。第一個鏡像頻率分量最靠近信號頻率，且幅度最大，實際應(yīng)用時，最靠近信號頻率，且幅度最大，

8、實際應(yīng)用時，應(yīng)盡量提高采樣時鐘頻率，使該分量遠(yuǎn)離低通應(yīng)盡量提高采樣時鐘頻率，使該分量遠(yuǎn)離低通濾波器的帶寬濾波器的帶寬,以減少低通濾波器的制作難度。以減少低通濾波器的制作難度。 DDS的信號質(zhì)量分析的信號質(zhì)量分析 DDS信號源的性能指標(biāo)：1, 頻率穩(wěn)定度頻率穩(wěn)定度，等同于其時鈡信號的穩(wěn)定度。2, 頻率的值的精度頻率的值的精度，決定于DDS的相位分辨率。即由DDS的相位累加器的字寬和ROM函數(shù)表決定。本題要求頻率按10Hz步進(jìn)，頻率值的誤差應(yīng)遠(yuǎn)小于10Hz。DDS可達(dá)到很高的頻率分辨率。3, 失真與雜波失真與雜波：可用輸出頻率的正弦波能量與其他各種頻率成分的比值來描述。失真與雜波的成分可分為以下幾

9、個部分：，采樣信號的鏡像頻率分量，采樣信號的鏡像頻率分量。DDS信號是由正弦波的離散采樣值的數(shù)字量經(jīng)D/A轉(zhuǎn)換為階梯形的模擬波形的，當(dāng)時鐘頻率為，輸出正弦波的頻率為時，存在著以采樣頻率為折疊頻率的一系列鏡像頻率分量，這些鏡像頻率值為n它們的幅度沿Sin(x)/x包絡(luò)滾降。其輸出信號的頻譜如圖6。19所示。 D/A的字寬決定了它的分辨率，它所決定的雜散噪聲分量的字寬決定了它的分辨率，它所決定的雜散噪聲分量，滿量程時，對信號的信噪比影響可表示為 S/D+N =6.02B+1.76 dB其中B為D/A的字寬，對于10位的D/A，信噪比可達(dá)到60dB以上。 增加D/A的位數(shù)，可以減少波形的幅值離散噪聲

10、。另外，采用過采樣技術(shù)，即大幅度增加每個周期中的樣點數(shù)（提高時鐘頻率），也可以降低該類噪聲。過采樣方法使量化噪聲的能量分散到更寬的頻帶，因而提高了信號頻帶內(nèi)的信噪比。 相位累加器截斷造成的雜波相位累加器截斷造成的雜波。這是由正弦波的ROM表樣點數(shù)有限而造成的。通過提高時鐘頻率或采用插值的方法增加每個周期中的點數(shù)（過采樣），可以減少這些雜波分量。 D/A轉(zhuǎn)換器的各種非線性誤差形成的雜散頻率分量轉(zhuǎn)換器的各種非線性誤差形成的雜散頻率分量，其中包括諧波頻率分量，它們在N頻率處。這些雜波分量的幅度較小。，其他雜散分量，包括時鐘泄漏，時鐘相位噪聲的影響，其他雜散分量，包括時鐘泄漏，時鐘相位噪聲的影響等。

11、D/A后面的低通濾波器可以濾去鏡像頻率分量和諧波分量，可以濾去帶外的高頻雜散分量，但是，無法濾去落在低通帶內(nèi)的雜散分量。DDS的信號質(zhì)量分析的信號質(zhì)量分析 最高電壓雜散信號fspur出現(xiàn)在頻譜f = fc - f0 時，它限制著輸出頻率范圍的上限。最大雜散信號邊帶與信號功率之比為 滿量程時，對信號的信噪比影響可表示為00000sin)(sin)()(fffffffffPfPccccspurdBBNDS76. 102. 6其中最主要的是相位截斷誤差帶來的噪聲其中最主要的是相位截斷誤差帶來的噪聲三個噪聲,都是加性噪聲DDS的優(yōu)點（1 1）輸出頻率相對帶寬較寬）輸出頻率相對帶寬較寬輸出頻率帶寬為輸出

12、頻率帶寬為50%fs50%fs（理論值）。但考慮到低通濾波器的特性和設(shè)計難度以及對輸出信號（理論值）。但考慮到低通濾波器的特性和設(shè)計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達(dá)到雜散的抑制，實際的輸出頻率帶寬仍能達(dá)到40%fs40%fs。（2 2）頻率轉(zhuǎn)換時間短）頻率轉(zhuǎn)換時間短DDSDDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDSDDS的頻率轉(zhuǎn)換時間極短。事實上，的頻率轉(zhuǎn)換時間極短。事實上，在在DDSDDS的頻率控制字改變之后，需經(jīng)過一個時鐘周期之后按照新的相位增量累加，才能實現(xiàn)的頻率控制字改變之后，需經(jīng)過一個時鐘周期之后按照新的相

13、位增量累加，才能實現(xiàn)頻率的轉(zhuǎn)換。因此，頻率時間等于頻率控制字的傳輸，也就是一個時鐘周期的時間。時鐘頻率的轉(zhuǎn)換。因此，頻率時間等于頻率控制字的傳輸，也就是一個時鐘周期的時間。時鐘頻率越高，轉(zhuǎn)換時間越短。頻率越高，轉(zhuǎn)換時間越短。DDSDDS的頻率轉(zhuǎn)換時間可達(dá)納秒數(shù)量級，比使用其它的頻率合成方的頻率轉(zhuǎn)換時間可達(dá)納秒數(shù)量級，比使用其它的頻率合成方法都要短數(shù)個數(shù)量級。法都要短數(shù)個數(shù)量級。（3 3）頻率分辨率極高）頻率分辨率極高若時鐘若時鐘fsfs的頻率不變，的頻率不變，DDSDDS的頻率分辨率就是則相位累加器的位數(shù)的頻率分辨率就是則相位累加器的位數(shù)N N決定。只要增加相位累決定。只要增加相位累加器的位數(shù)

14、加器的位數(shù)N N即可獲得任意小的頻率分辨率。目前，大多數(shù)即可獲得任意小的頻率分辨率。目前，大多數(shù)DDSDDS的分辨率在的分辨率在1Hz1Hz數(shù)量級，許多數(shù)量級，許多小于小于1mHz1mHz甚至更小。甚至更小。（4 4）相位變化連續(xù)）相位變化連續(xù)改變改變DDSDDS輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。（5 5）輸出波形的靈活性）輸出波形的靈活性只要在只要在DD

15、SDDS內(nèi)部加上相應(yīng)控制如調(diào)頻控制內(nèi)部加上相應(yīng)控制如調(diào)頻控制FMFM、調(diào)相控制、調(diào)相控制PMPM和調(diào)幅控制和調(diào)幅控制AMAM，即可以方便靈活地，即可以方便靈活地實現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生實現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生FSKFSK、PSKPSK、ASKASK和和MSKMSK等信號。另外，只要在等信號。另外，只要在DDSDDS的波形存的波形存儲器存放不同波形數(shù)據(jù)，就可以實現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任儲器存放不同波形數(shù)據(jù)，就可以實現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當(dāng)意的波形。當(dāng)DDSDDS的波形存儲器分別存放正弦和余弦函數(shù)表時，既可得到正交的兩路輸出。

16、的波形存儲器分別存放正弦和余弦函數(shù)表時，既可得到正交的兩路輸出。（6 6）其他優(yōu)點）其他優(yōu)點由于由于DDSDDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價比極高?？啃愿?，且易于程控，使用相當(dāng)靈活，因此性價比極高。DDS的局限性 （1）輸出頻帶范圍有限由于DDS內(nèi)部DAC和波形存儲器（ROM）的工作速度限制，使得DDS輸出的最高頻有限。目前市場上采用CMOS、TTL、ECL工藝制作的DDS工習(xí)片，工作頻率一般在幾十MHz至400MHz左右。采用GaAs工藝的DDS芯

17、片工作頻率可達(dá)2GHz左右。 （2）輸出雜散大由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來源主要有三個：相位累加器相位舍位誤差造成的雜散；幅度量化誤差（由存儲器有限字長引起）造成的雜散和DAC非理想特性造成的雜散。目前DDS芯片的生產(chǎn)公司 Qualcomm公司 單片電路。Q2220、Q2230、Q2334、Q2240、Q2368， 其中Q2368的時鐘頻率為130MHz，分辨率為0.03Hz，雜散控制為-76dBc，變頻時間為0.1s; Sciteg ADS-431, 1.6GHz,分辨率1Hz,雜散-45dB,可正交輸出 Stanford Micro Linear公司Micro Li

18、near公司電壓事業(yè)部生產(chǎn)的幾種低頻DDS產(chǎn)品ML2035特性：（1）輸出頻率為直流到25kHz，在時鐘輸入為12.352MHz野外頻率分辨率可達(dá)到1.5Hz（-0.75+0.75Hz），輸出正弦波信號的峰-峰值為Vcc；（2）高度集成化，無需或僅需極少的外接元件支持，自帶312MHz晶體振蕩電路；（3）兼容的3線SPI串行輸入口，帶雙緩沖，能方便地配合單片機(jī)使用；（4）增益誤差和總諧波失真很低。ML2035生成的頻率較低（025kHz），一般應(yīng)用于一些需產(chǎn)生的頻率為工頻和音頻的場合。如用2片ML2035產(chǎn)生多頻互控信號，并與AMS3104（多頻接收芯片）或ML2031/2032（音頻檢波器）

19、配合，制作通信系統(tǒng)中的收發(fā)電路等。ML2037是新一代低頻正弦波DDS單片電路，生成的最高頻可達(dá)500kHz。AD公司的產(chǎn)品型 號最大工作(MHz)工作電壓（V）最大功耗（mw)備 注AD9832253.3/5120小型封裝，串行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD9831253.3/5120低電壓，經(jīng)濟(jì)，內(nèi)置D/A轉(zhuǎn)換器。AD9833252.55.52010個管腳的uSOIC封裝。AD9834502.55.52520個管腳的TSSOP封裝并內(nèi)置比較器。AD9835505200經(jīng)濟(jì)，小型封裝，串行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD9830505300經(jīng)濟(jì)，并行輸入，內(nèi)置D/A轉(zhuǎn)換器。AD98501253.3

20、/5480內(nèi)置比較器和D/A轉(zhuǎn)換器。AD98531653.3/51150可編程數(shù)字QPSK/16-QAM調(diào)制器。AD98511803/3.3/550內(nèi)置比較器、D/A轉(zhuǎn)換器和時鐘6倍頻器。AD98523003.31200內(nèi)置12位的D/A轉(zhuǎn)換器、高速比較器、線性調(diào)頻和可編程參考時鐘倍頻器。AD98543003.31200內(nèi)置12位兩路正交D/A轉(zhuǎn)換器、高速比較器和可編程參考時鐘倍頻器。AD985810003.32000內(nèi)置10位的D/A轉(zhuǎn)換器、150MHz相頻檢測器、充電汞和2GHz混頻器。AD公司的產(chǎn)品AD9859 400 MSPS 10-Bit DAC 1.8 V CMOS Direct

21、Digital SynthesizerAD9951 400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital SynthesizerAD9952 400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer with High Speed ComparatorAD9953 400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer with 1024x32 RAMAD9954 400 MSPS 14-Bit DAC 1.8V CMOS Direct D

22、igital Synthesizer with 1024x32 RAM, Linear Sweep Block, And High Speed Comparator實現(xiàn)實現(xiàn)DDS的幾種技術(shù)方案的幾種技術(shù)方案1、采用高性能DDS單片電路的解決方案2、采用分立IC電路系統(tǒng)實現(xiàn),一般有CPU、RAM、ROM、D/A、CPLD和模擬濾波器等 組成3、CPLD和FPGA實現(xiàn)用Max+plusII設(shè)計DDS系統(tǒng)數(shù)字部分最簡單的方法是采用原理圖輸入。相位累加器調(diào)用lmp_add_sub加減法器模擬，相位累加器的好壞將直接影響到整個系統(tǒng)的速度，采用流水線技術(shù)能大幅度地提升速度。波形存儲器（ROM）通過調(diào)用lp

23、m_rom元件實現(xiàn)，其LPM_FILE的值*.mif是一個存放波形幅值的文件。波形存儲器設(shè)計主要考慮的問題是其容量的大小，利用波形幅值的奇、偶對稱特性，可以節(jié)省3/4的資源，這是非?？捎^的。為了進(jìn)一步優(yōu)化速度的設(shè)計，可以選擇菜單Assign|Globan Project Logic Synthesis的選項Optimize10（速度），并設(shè)定Global Project Logic Synthesis Style為FAST，經(jīng)寄存器性能分析最高頻率達(dá)到100MHz以上。用FPGA實現(xiàn)的DDS能工用在如此之高的頻率主要依賴于FPGA先進(jìn)的結(jié)構(gòu)特點。DDS參考設(shè)計采用QuartusII是Alter

24、a近幾年來推出的新一代可編程邏輯器件 Quicklogic提供部分源文件是Quicklogic 專用文件 采用采用FPGA設(shè)計成的設(shè)計成的DDS數(shù)控振蕩器數(shù)控振蕩器NCO(輸出為數(shù)字波形輸出為數(shù)字波形,須外加須外加D/A)Verilog設(shè)計的代碼文件和其他文件include romtab.vinclude claadd8s.vinclude loadfw.vinclude loadpw.vinclude sinlup.vinclude phasea.vinclude phasemod.vinclude pngen.v * Project Name : DDS * * Author : Dani

25、el J. Morelli * Creation Date : 03/04/96 21:51:00 * Version Number : 1.0 * * Revision History : * * Date Initials Modification * * * Description : * * This is the top level of the Direct Digital Synthesizer * module dds(RESETN,/ global resetPNCLK,/ PN generator clockSYSCLK,/ system clockFREQWORD,/ i

26、nput frequency word from external pinsFWWRN,/ low asserted frequency word write strobePHASEWORD,/ input phase word from external pinsPWWRN,/ low asserted frequency word write strobeIDATA,/ I axis dataQDATA,/ Q axis dataCOS,/ digital cos outputSIN,/ digital sin outputMCOS,/ modulated digital cos outp

27、utMSIN,/ modulated digital sin outputDACCLK,/ DAC clock to signal when to load DDS sin valueDACOUT);/ DAC output of sin wave/ Port typesinput SYSCLK, PNCLK, RESETN, FWWRN, PWWRN;input31:0 FREQWORD;input7:0 PHASEWORD;output DACCLK, COS, SIN, MCOS, MSIN, IDATA, QDATA;output7:0 DACOUT;wire31:0 syncfreq

28、;/synchronous frequency wordwire7:0 syncphswd;/synchronous phase wordwire7:0 phase;/ phase output from phase accumulatorwire7:0 modphase;/ modulated phase value after phase mod block/ design architectureassign DACCLK = SYSCLK;/-/ this module is not part of the NCO/ this module is used to generate random data/ to modulate the NCO output/- pngen U_pngen(RESETN,/ global resetPNCLK,/ PN generator clockIDATA,/ I axis dataQDATA);/ Q axis data/- load