貴州大學(xué)PLD交通管理器實驗報告

1、貴州大學(xué)實驗報告學(xué)院： 大數(shù)據(jù)與信息工程 專業(yè):電子信息工程 班級：電信131姓名學(xué)號實驗組實驗時間2016.12指導(dǎo)教師尉學(xué)軍成績實驗項目名稱實驗八 十字路口交通管理器實驗?zāi)康模?） 運(yùn)用6.2節(jié)中十字路口交通管理器的設(shè)計指標(biāo)和成果，將設(shè)計輸入改為全部用VHDL語言進(jìn)行層次化設(shè)計。（2） 深入理解用VHDL語言進(jìn)行層次化描述的基本要領(lǐng)，掌握程序包（PACKAGE）、原件（component）、端口映射（PORT MAP）等的應(yīng)用實驗要求（1） 建立交通管理器完整的VHDL源文件，經(jīng)編譯、模擬并下載演示。（2） 建立交通管理器圖形輸入文件，經(jīng)編譯、模擬并下載。（3） 比較上述兩種設(shè)計輸入方法，

2、體會VHDL描述法的優(yōu)越性。實驗儀器裝有quartues ii電腦一臺實驗內(nèi)容TRAFFICCONTROL LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRAFFICCONTROL IS PORT( CLK :IN STD_LOGIC; C1,C2,C3:OUT STD_LOGIC; W1,W2,W3:IN STD_LOGIC; R1,R2 :OUT STD_LOGIC; Y1,Y2 :OUT STD_LOGIC; G1,G2 :OUT STD_LOGIC; RESET :IN STD_LOGIC);END TRAFFICCONTROL;AR

3、CHITECTURE A OF TRAFFICCONTROL IS TYPE STATE_SPACE IS(S0,S1,S2,S3); SIGNAL STATE :STATE_SPACE;BEGIN PROCESS(RESET,CLK) BEGIN IF RESET=1THEN STATE IF W1=1THEN STATE IF W2=1THEN STATE IF W3=1THEN STATE IF W1=1THEN STATE=S0; END IF; END CASE; END IF; END PROCESS; C1=1 WHEN STATE=S0 ELSE 0; C2=1 WHEN ST

4、ATE=S1 OR STATE=S3 ELSE 0; C3=1 WHEN STATE=S2 ELSE 0; R1=1 WHEN STATE=S1 OR STATE=S0 ELSE 0; Y1=1 WHEN STATE=S3 ELSE 0; G1=1 WHEN STATE=S2 ELSE 0; R2=1 WHEN STATE=S2 OR STATE=S3 ELSE 0; Y2=1 WHEN STATE=S1 ELSE 0; G20 THEN CNT:=CNT-1; ELSE CNT:=100100; END IF;COUT1=CNT;IF CNT=0 THEN C=1;ELSE C0 THEN

5、CNT:=CNT-1;ELSE CNT:=1010;END IF;COUT2=00&CNT;IF CNT=0 THEN C=1;ELSE C0 THEN CNT:=CNT-1;ELSE CNT:=110010;END IF;COUT3=CNT;IF CNT=0 THEN C=1;ELSE C=0;END IF; END IF; END PROCESS;END A;TRAF_LIBLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;PACKAGE TRAF_LIB IS COMPONENT TRAFFICCONTROL PORT( CLK :IN STD_LOGIC

6、; C1,C2,C3:OUT STD_LOGIC; W1,W2,W3:IN STD_LOGIC; R1,R2 :OUT STD_LOGIC; Y1,Y2 :OUT STD_LOGIC; G1,G2 :OUT STD_LOGIC; RESET :IN STD_LOGIC); END COMPONENT; COMPONENT COUNT36 PORT( CLK:IN STD_LOGIC;ENABLE:IN STD_LOGIC;C :OUT STD_LOGIC;COUT1 :OUT STD_LOGIC_VECTOR(5 DOWNTO 0); END COMPONENT; COMPONENT COUN

7、T10 PORT( CLK:IN STD_LOGIC;ENABLE:IN STD_LOGIC;C :OUT STD_LOGIC;COUT2 :OUT STD_LOGIC_VECTOR(5 DOWNTO 0); END COMPONENT; COMPONENT COUNT50 PORT( CLK:IN STD_LOGIC;ENABLE:IN STD_LOGIC;C :OUT STD_LOGIC;COUT3 :OUT STD_LOGIC_VECTOR(5 DOWNTO 0); END COMPONENT;END TRAF_LIB;TRAFFICLIBRARY IEEE;USE IEEE.STD_L

8、OGIC_1164.ALL;USE WORK.TRAF_LIB.ALL;ENTITY TRAFFIC IS PORT( CLK :IN STD_LOGIC; RESET :IN STD_LOGIC; R1,R2 :OUT STD_LOGIC; Y1,Y2 :OUT STD_LOGIC; G1,G2 :OUT STD_LOGIC; COUT1 :OUT STD_LOGIC_VECTOR(5 DOWNTO 0); COUT2 :OUT STD_LOGIC_VECTOR(5 DOWNTO 0); COUT3 :OUT STD_LOGIC_VECTOR(5 DOWNTO 0);END TRAFFIC;ARCHITECTURE A OF TRAFFIC IS SIGNAL C1,C2,C3:STD_LOGIC; SIGNAL W1,W2,W3:STD_LOGIC;BEGINCONTROL:TRAFFICCONTROL PORT MAP(CLK,C1,C2,C3,W1,W2,W3,R1,R2,Y1,Y2,G1,G2,RESET);COUT11:COUNT36 PORT MAP(CLK,C1,W1,COUT1);COUT22:COUNT50 PORT MAP(CLK,C3,W3,COUT3); C