VLSI設(shè)計(jì)導(dǎo)論概述

1、杭州電子科技大學(xué)杭州電子科技大學(xué)VLSI系統(tǒng)設(shè)計(jì)導(dǎo)論系統(tǒng)設(shè)計(jì)導(dǎo)論2第二節(jié)第二節(jié) 集成電路產(chǎn)業(yè)鏈集成電路產(chǎn)業(yè)鏈 第一節(jié)第一節(jié) 集成電路發(fā)展及應(yīng)用集成電路發(fā)展及應(yīng)用第三節(jié)第三節(jié) 集成電路設(shè)計(jì)概述集成電路設(shè)計(jì)概述本章主要內(nèi)容本章主要內(nèi)容第一節(jié)第一節(jié) 集成電路發(fā)展及應(yīng)用集成電路發(fā)展及應(yīng)用1.什么是集成電路什么是集成電路(芯片芯片)intergrate circuit (IC) 集成電路就是在一個(gè)半導(dǎo)體基片(si)上集成一定數(shù)量的器件(晶體管、R、C、L）,具有一定功能的電路.2. 集成電路的功能集成電路的功能數(shù)據(jù)的運(yùn)算和處理：CPU 、DSP數(shù)據(jù)的存貯： Flash、 DRAM數(shù)據(jù)傳輸和交換： USB

2、 、GSM、路由器數(shù)據(jù)的壓縮和解壓： MP3、MPED4、JPEG2000等等43. 集成電路的應(yīng)用系統(tǒng)集成電路的應(yīng)用系統(tǒng)n1952年年5月，英國(guó)科學(xué)家月，英國(guó)科學(xué)家G. W. A. Dummer提出了集成電路的設(shè)想。提出了集成電路的設(shè)想。n1958年年TI公司公司Clair Kilby的研究小組發(fā)明了第一塊集成電路，的研究小組發(fā)明了第一塊集成電路，12個(gè)元件，鍺個(gè)元件，鍺半導(dǎo)體半導(dǎo)體4. 集成電路的發(fā)展歷程集成電路的發(fā)展歷程集成電路的發(fā)展規(guī)律：摩爾定律集成電路的發(fā)展規(guī)律：摩爾定律nMoores Law的提出：的提出：Gordon Moore，Intel的創(chuàng)立者之一的創(chuàng)立者之一 每每18個(gè)月集

3、成度增加一倍個(gè)月集成度增加一倍, 成本降低一半成本降低一半超深亞微米超深亞微米片上系統(tǒng)片上系統(tǒng)(SOC,SOPC,.）集成化、集成化、微型化微型化系統(tǒng)化系統(tǒng)化制造（制造（ManufacturingManufacturing）n制造工藝的發(fā)展趨勢(shì)制造工藝的發(fā)展趨勢(shì)特征尺寸越來越?。禾卣鞒叽缭絹碓叫。? (單位單位: um): um) 1 1微米微米, 0.8, 0.6, 0.5, 0.35, 0.25, 0.18, , 0.8, 0.6, 0.5, 0.35, 0.25, 0.18, 0.15,0.13, 0.09 0.15,0.13, 0.09，0.0650.065， 0.0450.045晶圓

4、直徑越來越大：晶圓直徑越來越大： 4 4英寸英寸, 5, 5英寸英寸, 6, 6英寸英寸, 8, 8英寸英寸, 12, 12英寸英寸密度越來越高：密度越來越高：結(jié)果：規(guī)模越來越大，性能越來越高，集成度越來越高，單片制造成結(jié)果：規(guī)模越來越大，性能越來越高，集成度越來越高，單片制造成本相對(duì)越來越低本相對(duì)越來越低n制造工藝的種類制造工藝的種類BipolarBipolarMOSMOS（NMOSNMOS、PMOSPMOS）CMOSCMOS（當(dāng)前主流工藝）（當(dāng)前主流工藝）BiCMOSBiCMOS,.,.其它特殊工藝其它特殊工藝8 表表1 發(fā)展規(guī)劃代次的指標(biāo)發(fā)展規(guī)劃代次的指標(biāo)年份 1997 1999 200

5、1 2003 2006 2009 2012最小線寬 0.25 0.18 0.15 0.13 0.10 0.07 0.01(m） DRAM容量 256M 1G 1G4G 4G 16G 64G 256G每片晶體管數(shù) 11 21 40 76 200520 1400（M）芯片尺寸 300 440 385 430 520 620750(平方毫米） 頻率 750 1200 1400 1600 2000 2500 3000(兆赫） 金屬化層層數(shù) 6 6-7 7 7 7-88-9 9最低供電電壓 1.8-2.5 11.5-1.8 1.2-1.5 1.2-1.5 0.9-1.20.6-0.90.5-0.6（v）

6、 最大晶圓直徑 200 300 300 300 300450450（mm）摩爾定律：微處理器的發(fā)展摩爾定律：微處理器的發(fā)展集成度集成度80808086802868038680486PentiumPentiumProItanium10英特爾英特爾 酷?？犷?i7-990X 處理器至尊版處理器至尊版 3.46 GHz 主頻速度 高達(dá) 3.73 GHz，支持英特爾 睿頻加速技術(shù) 6 個(gè)內(nèi)核和 12 個(gè)處理線程，支持英特爾 超線程技術(shù) 12 MB 英特爾 智能高速緩存 支持 3 通道 DDR3 1066 MHz 內(nèi)存 32 納米制造處理技術(shù) 英特爾最新臺(tái)式處理器英特爾最新臺(tái)式處理器第二節(jié)第二節(jié) 集成電

7、路產(chǎn)業(yè)鏈集成電路產(chǎn)業(yè)鏈集成電路的產(chǎn)業(yè)鏈集成電路的產(chǎn)業(yè)鏈制造、封裝與測(cè)試制造、封裝與測(cè)試制造（制造（ManufacturingManufacturing） 從空白晶圓（從空白晶圓（WaferWafer）到圖案化的晶圓）到圖案化的晶圓芯片芯片 / 管芯管芯ChipDieWafer(圓片)單晶棒制造（制造（ManufacturingManufacturing）n芯片制造芯片制造 掩模版（光刻版、掩模版（光刻版、MaskMask）制作）制作 對(duì)每層版圖都要制作一層掩模版，實(shí)際是光刻工序的次數(shù)對(duì)每層版圖都要制作一層掩模版，實(shí)際是光刻工序的次數(shù) 除金屬層外，一般除金屬層外，一般CMOSCMOS電路至少需要

8、電路至少需要8 81212層掩模版層掩模版 晶圓加工（晶圓加工（Wafer ManufacturingWafer Manufacturing），目前一座），目前一座90nm90nm的晶圓加工廠的的晶圓加工廠的成本大概在成本大概在2020億美金左右。億美金左右。n世界知名的制造廠世界知名的制造廠代工廠（代工廠（FoundryFoundry）-無自有電路產(chǎn)品無自有電路產(chǎn)品, ,只提供制造服務(wù)只提供制造服務(wù) TSMCTSMC、UMCUMC、SMIC SMIC 、CharterCharterIDM-IDM-有自己的電路產(chǎn)品有自己的電路產(chǎn)品, ,有自己的制造廠有自己的制造廠 IntelIntel、Sam

9、sungSamsung、TITI、ST, NAST, NA封裝（封裝（PackagingPackaging）DiePackagen封裝可以滿足以下幾個(gè)需要封裝可以滿足以下幾個(gè)需要 給予芯片機(jī)械支撐給予芯片機(jī)械支撐 引腳可以提供芯片在整機(jī)中的有效焊接引腳可以提供芯片在整機(jī)中的有效焊接 協(xié)助芯片向周圍環(huán)境散熱，保護(hù)芯片免受化學(xué)腐蝕協(xié)助芯片向周圍環(huán)境散熱，保護(hù)芯片免受化學(xué)腐蝕n封裝類型封裝類型 DIPDIP雙列直插式雙列直插式 QFPQFP塑料方型扁平式塑料方型扁平式 PFPPFP塑料扁平組件式塑料扁平組件式 PLCCPLCC塑料有引線芯片載體塑料有引線芯片載體 PGAPGA插針網(wǎng)格陣列插針網(wǎng)格陣列

10、 BGABGA球柵陣列球柵陣列 CSPCSP芯片尺寸封裝芯片尺寸封裝 MCMMCM多芯片模塊多芯片模塊n我國(guó)知名的封裝廠我國(guó)知名的封裝廠 長(zhǎng)電科技長(zhǎng)電科技 南通富士通南通富士通封裝（封裝（PackagingPackaging）測(cè)試（測(cè)試（TestingTesting）n中測(cè)（晶圓測(cè)試、中測(cè)（晶圓測(cè)試、 Wafer Testing Wafer Testing ）：晶圓制造完成后的測(cè)試）：晶圓制造完成后的測(cè)試 測(cè)試在制造過程中形成的故障測(cè)試在制造過程中形成的故障 不能測(cè)試在封裝過程中形成的故障，所以中測(cè)以后必須進(jìn)行成測(cè)不能測(cè)試在封裝過程中形成的故障，所以中測(cè)以后必須進(jìn)行成測(cè) 可以在封裝前測(cè)試出故障

11、芯片，避免這部分故障芯片的封裝費(fèi)用，可以在封裝前測(cè)試出故障芯片，避免這部分故障芯片的封裝費(fèi)用，適用于封裝費(fèi)用比較昂貴的芯片。所以，封裝費(fèi)用低廉的芯片可以適用于封裝費(fèi)用比較昂貴的芯片。所以，封裝費(fèi)用低廉的芯片可以省去中測(cè)省去中測(cè)n成測(cè)（成品測(cè)試、成測(cè)（成品測(cè)試、Final Testing Final Testing ）：芯片封裝完成后的測(cè)試，）：芯片封裝完成后的測(cè)試，需對(duì)每個(gè)芯片進(jìn)行測(cè)試需對(duì)每個(gè)芯片進(jìn)行測(cè)試 測(cè)試在制造、封裝過程中形成的故障測(cè)試在制造、封裝過程中形成的故障 是必須經(jīng)過的過程是必須經(jīng)過的過程測(cè)試測(cè)試（TestingTesting）n世界知名的測(cè)試儀器和設(shè)備世界知名的測(cè)試儀器和設(shè)備

12、AdvantestAdvantest（愛德萬）（愛德萬） TeradyneTeradyne（泰瑞達(dá)）（泰瑞達(dá)） CredenceCredence（科利登）（科利登） VerigyVerigy（原（原Agilent Agilent 安捷倫半導(dǎo)體測(cè)試部門安捷倫半導(dǎo)體測(cè)試部門) )中測(cè)成測(cè)19 我國(guó)集成電路制造產(chǎn)業(yè)現(xiàn)狀我國(guó)集成電路制造產(chǎn)業(yè)現(xiàn)狀 1、我國(guó)和歐美等國(guó)的發(fā)展差距在1015年之間 。 2、目前我國(guó)主要采用的工藝線是0.13um0.5um制程， 產(chǎn)品主要集中在中低端。 3、集成電路制造有往我國(guó)轉(zhuǎn)移的趨勢(shì)。在建和即將建成 的生產(chǎn)線有近二十條，主要分布在: 長(zhǎng)三角、珠三角和京津地區(qū), TSMC和U

13、MC已分別在上海和蘇州建廠。 國(guó)內(nèi)最大的集成電路制造廠SMIC(中芯國(guó)際)位于上海 張江, 代工廠里全球排名第三. 主流工藝 45nm / 65nm / 90nm /0.13和0.18 um20三、集成電路設(shè)計(jì)概述三、集成電路設(shè)計(jì)概述集成電路設(shè)計(jì)需要的知識(shí)集成電路設(shè)計(jì)需要的知識(shí):集成電路工藝： 目 標(biāo)： 器件材料、器件工作特性、制造工藝流程 所需知識(shí)： 物理學(xué)、 光學(xué)、化學(xué)集成電路CAD:： 目 標(biāo)： 器件建模、制造流程仿真、建立系統(tǒng)和電路 設(shè)計(jì)平臺(tái) 所需知識(shí)： 電路理論、計(jì)算機(jī)CAD、EDA工程集成電路系統(tǒng)設(shè)計(jì)知識(shí)： 目 標(biāo)： 把功能和概念化的系統(tǒng)用電路和芯片實(shí)現(xiàn) 所需知識(shí)： 電路理論、系統(tǒng)

14、知識(shí)、EDA工程21 集成電路CAD工具非常重要,VLSI設(shè)計(jì)工程師應(yīng)該全面 理解和掌握相應(yīng)的EDA工具 CAD工具可以分為如下幾大類： 1、工藝仿真和建模 2、系統(tǒng)分析 3、CODE (功能)仿真和調(diào)試 4、電路仿真和性能分析 5、時(shí)序分析和驗(yàn)證 6、物理設(shè)計(jì) 7、設(shè)計(jì)驗(yàn)證22 集成電路設(shè)計(jì)的分解集成電路設(shè)計(jì)的分解 系統(tǒng)架構(gòu)設(shè)計(jì) 行為(功能)設(shè)計(jì),仿真 前端設(shè)計(jì)前端設(shè)計(jì) 電路設(shè)計(jì) 可測(cè)試性設(shè)計(jì) 物理版圖設(shè)計(jì) 后端設(shè)計(jì)后端設(shè)計(jì) 設(shè)計(jì)驗(yàn)證和參數(shù)提取 工藝設(shè)計(jì)和調(diào)試23集成電路設(shè)計(jì)層次描述集成電路設(shè)計(jì)層次描述設(shè)計(jì)層次行為描述描述方式設(shè)計(jì)考慮系統(tǒng)描述系統(tǒng)性能、指標(biāo)、結(jié)構(gòu)方框圖系統(tǒng)性能成本芯片級(jí)算法芯

15、片性能、實(shí)現(xiàn)成本寄存器級(jí)（RTL）VHDL、Verilog、 基本宏單元電路時(shí)序、測(cè)試邏輯級(jí)布爾方程、卡諾圖 邏輯門、觸發(fā)器時(shí)序、測(cè)試電路級(jí)電流、電壓的微分方程晶體管、R、L、C 電路性能、延時(shí)、噪聲版圖級(jí) 幾何圖形形與設(shè)計(jì)規(guī)則24VLSI層次化、結(jié)構(gòu)化的設(shè)計(jì)方法層次化、結(jié)構(gòu)化的設(shè)計(jì)方法 層次化的設(shè)計(jì)方法層次化的設(shè)計(jì)方法：使復(fù)雜的電子系統(tǒng)簡(jiǎn)化，并能在不：使復(fù)雜的電子系統(tǒng)簡(jiǎn)化，并能在不同的設(shè)計(jì)層次及時(shí)發(fā)現(xiàn)錯(cuò)誤并加以糾正同的設(shè)計(jì)層次及時(shí)發(fā)現(xiàn)錯(cuò)誤并加以糾正 結(jié)構(gòu)化的設(shè)計(jì)方法結(jié)構(gòu)化的設(shè)計(jì)方法：把復(fù)雜抽象的系統(tǒng)劃分成一些可操：把復(fù)雜抽象的系統(tǒng)劃分成一些可操作的模塊，允許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì)，而且某些模塊的

16、作的模塊，允許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì)，而且某些模塊的資源可以共用資源可以共用 VLSI設(shè)計(jì)過程設(shè)計(jì)過程：把高層次的系統(tǒng)抽象描述逐級(jí)向下進(jìn)：把高層次的系統(tǒng)抽象描述逐級(jí)向下進(jìn)行綜合、驗(yàn)證、實(shí)現(xiàn)，直到物理版圖級(jí)的低層次描述行綜合、驗(yàn)證、實(shí)現(xiàn)，直到物理版圖級(jí)的低層次描述25集成電路設(shè)計(jì)層次分解集成電路設(shè)計(jì)層次分解系統(tǒng)設(shè)計(jì)模塊A模塊B模塊CA1A2B1B2B3C1C2invor2nand326CMOS 集成電路設(shè)計(jì)的流程集成電路設(shè)計(jì)的流程(Top-Down)系統(tǒng)設(shè)計(jì)制定系統(tǒng)規(guī)范、技術(shù)標(biāo)準(zhǔn)，性能預(yù)測(cè)，功能說明確定制造工藝,測(cè)試方案,預(yù)測(cè)成本和設(shè)計(jì)周期等行為設(shè)計(jì)系統(tǒng)劃分綜合物理設(shè)計(jì)設(shè)計(jì)驗(yàn)證總體結(jié)構(gòu)劃分、軟硬件劃

17、分、模塊劃分用文本描述各模塊的功能把文本描述按照一定的規(guī)則轉(zhuǎn)化成底層電路網(wǎng)表描述把綜合的結(jié)果轉(zhuǎn)化為物理版圖的描述參數(shù)提取，用CAD工具驗(yàn)證最終結(jié)果是否滿足指標(biāo)時(shí)序分析驗(yàn)證電路系統(tǒng)的工作時(shí)序是否正確27CMOS 集成電路設(shè)計(jì)流程范例集成電路設(shè)計(jì)流程范例-mp3播放器芯片設(shè)計(jì)流程播放器芯片設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)支持何種音頻壓縮格式(mp3,avs),支持多大的flash,USB2.0通信協(xié)議液晶顯示,確定TSMC0.13um 工藝系統(tǒng)劃分硬件部分（單CPU+音頻解壓硬件模塊+USB2.0+液晶顯示控制）軟件部分（CPU及外圍初始化程序、管理）功能設(shè)計(jì)把音頻解壓算法等硬件實(shí)現(xiàn)轉(zhuǎn)化為VHDL或Verilog

18、描述，功能驗(yàn)證，外圍邏輯的功能設(shè)計(jì)和仿真綜合采用Synophsys Design Coompiler綜合工具，TSMC0.13um 工藝庫物理設(shè)計(jì) 設(shè)計(jì)驗(yàn)證驗(yàn)證電路的工作時(shí)序是否滿足設(shè)計(jì)要求驗(yàn)證芯片最終工作性能是否滿足預(yù)定指標(biāo)：工作速度、功耗、成本時(shí)序分析把各模塊轉(zhuǎn)化為最終物理版圖，并按照優(yōu)化的原則互連為一個(gè)整體28HDLHDL驗(yàn)證（驗(yàn)證（Verification)Verification)n驗(yàn)證：主要是檢驗(yàn)用戶的驗(yàn)證：主要是檢驗(yàn)用戶的HDLHDL設(shè)計(jì)是否實(shí)現(xiàn)了設(shè)計(jì)是否實(shí)現(xiàn)了Spec.Spec.需要的功能需要的功能 n常用的驗(yàn)證常用的驗(yàn)證EDA工具：工具： VCS (Synopsys），），M

19、odelsim（Mentor），），NC（Cadence）nTestbench ：對(duì)設(shè)計(jì)進(jìn)行一系列的輸入或者激勵(lì)，然后有選擇的觀察響應(yīng)：對(duì)設(shè)計(jì)進(jìn)行一系列的輸入或者激勵(lì)，然后有選擇的觀察響應(yīng)n激勵(lì)與控制：輸入端口設(shè)置，測(cè)試向量，測(cè)試模式設(shè)置，同步響應(yīng)激勵(lì)與控制：輸入端口設(shè)置，測(cè)試向量，測(cè)試模式設(shè)置，同步響應(yīng)n分析器和監(jiān)測(cè)器：可以及時(shí)監(jiān)控輸出信號(hào)變化，可以判斷輸出信號(hào)是正確、分析器和監(jiān)測(cè)器：可以及時(shí)監(jiān)控輸出信號(hào)變化，可以判斷輸出信號(hào)是正確、合法、錯(cuò)誤、非法等等。合法、錯(cuò)誤、非法等等。29綜合（綜合（Synthesis)Synthesis) n綜合：是將描述電路的綜合：是將描述電路的RTLRTL級(jí)級(jí)

20、HDLHDL轉(zhuǎn)換到門級(jí)的過程轉(zhuǎn)換到門級(jí)的過程 根據(jù)一個(gè)系統(tǒng)邏輯功能與性能的要求，在一個(gè)包含眾多結(jié)構(gòu)、根據(jù)一個(gè)系統(tǒng)邏輯功能與性能的要求，在一個(gè)包含眾多結(jié)構(gòu)、功能、性能均已知的邏輯元件的單元庫的支持下，尋找出一個(gè)功能、性能均已知的邏輯元件的單元庫的支持下，尋找出一個(gè)邏輯網(wǎng)絡(luò)結(jié)構(gòu)的最佳實(shí)現(xiàn)方案邏輯網(wǎng)絡(luò)結(jié)構(gòu)的最佳實(shí)現(xiàn)方案n綜合綜合EDAEDA工具主要包括三個(gè)階段：轉(zhuǎn)換工具主要包括三個(gè)階段：轉(zhuǎn)換(Translation)(Translation)、優(yōu)化、優(yōu)化(Optimization)(Optimization)與映射與映射(Mapping)(Mapping) 轉(zhuǎn)換階段：將轉(zhuǎn)換階段：將RTLRTL用門級(jí)

21、邏輯來實(shí)現(xiàn)，構(gòu)成初始的未優(yōu)化電路。用門級(jí)邏輯來實(shí)現(xiàn)，構(gòu)成初始的未優(yōu)化電路。 優(yōu)化與映射：對(duì)已有的初始電路進(jìn)行分析，去掉電路中的冗余優(yōu)化與映射：對(duì)已有的初始電路進(jìn)行分析，去掉電路中的冗余單元，并對(duì)不滿足限制條件的路徑進(jìn)行優(yōu)化，然后將優(yōu)化之后單元，并對(duì)不滿足限制條件的路徑進(jìn)行優(yōu)化，然后將優(yōu)化之后的電路映射到由制造商提供的工藝庫上的電路映射到由制造商提供的工藝庫上n常用的驗(yàn)證常用的驗(yàn)證EDAEDA工具：工具：Design CompilerDesign Compiler（Synopsys)Synopsys)30綜合工具原理綜合工具原理31靜態(tài)時(shí)序分析靜態(tài)時(shí)序分析STASTA( (Static Timi

22、ng Analysis)Static Timing Analysis) n靜態(tài)時(shí)序分析靜態(tài)時(shí)序分析STA（Static Timing Analysis）: 驗(yàn)證設(shè)計(jì)的時(shí)序驗(yàn)證設(shè)計(jì)的時(shí)序是否正確的一種非常有效的方法是否正確的一種非常有效的方法nSTA工具的基本思想工具的基本思想: 在設(shè)計(jì)中找到關(guān)鍵路徑在設(shè)計(jì)中找到關(guān)鍵路徑 關(guān)鍵路徑是設(shè)計(jì)中決定芯片最大工作頻率的信號(hào)傳播路徑關(guān)鍵路徑是設(shè)計(jì)中決定芯片最大工作頻率的信號(hào)傳播路徑 nSTA工具可以分為三個(gè)基本步驟工具可以分為三個(gè)基本步驟: 第一步是將電路網(wǎng)表看成一個(gè)拓?fù)鋱D第一步是將電路網(wǎng)表看成一個(gè)拓?fù)鋱D 第二步是延遲計(jì)算。第二步是延遲計(jì)算。 連線延時(shí)連線

23、延時(shí)(net delay) 單元延時(shí)單元延時(shí)(cell delay) 第三步是延遲計(jì)算第三步是延遲計(jì)算 ：采用寬度優(yōu)先查找法，找到關(guān)鍵路徑：采用寬度優(yōu)先查找法，找到關(guān)鍵路徑n常用的時(shí)序驗(yàn)證常用的時(shí)序驗(yàn)證EDA工具工具:PrimeTime（Synopsys) 32靜態(tài)時(shí)序分析工具原理靜態(tài)時(shí)序分析工具原理拓?fù)浣Y(jié)構(gòu) 單元延時(shí) 連線延時(shí) 33布局布線布局布線 (Place and Route)(Place and Route) n布局布線布局布線: : 將前端提供的網(wǎng)表（將前端提供的網(wǎng)表（netlistnetlist）實(shí)現(xiàn)成版圖）實(shí)現(xiàn)成版圖(layout) (layout) n常用的常用的EDAEDA

24、工具：工具：EncounterEncounter（CadenceCadence）、）、AstroAstro (Synopsys) (Synopsys)34版圖驗(yàn)證（版圖驗(yàn)證（Layout VerificationLayout Verification）nDRCDRC（Design Rule CheckDesign Rule Check）：保證版圖滿足流片廠家的設(shè)計(jì)規(guī)則）：保證版圖滿足流片廠家的設(shè)計(jì)規(guī)則nLVSLVS（Layout Versus SchematicLayout Versus Schematic）：證明版圖與網(wǎng)表的一致性）：證明版圖與網(wǎng)表的一致性n參數(shù)提取：提取版圖的連線延時(shí)信息（

25、參數(shù)提?。禾崛“鎴D的連線延時(shí)信息（RC ExtractRC Extract）n常用的常用的DRC/LVS EDADRC/LVS EDA工具工具 Mentor Mentor 的的CalibreCalibre SynopsysSynopsys的的HerculesHercules CadenceCadence的的DraculaDracula n常用的參數(shù)提取常用的參數(shù)提取EDAEDA工具工具 SynopsysSynopsys的的StarRCXTStarRCXT35CMOS 集成電路設(shè)計(jì)主要驅(qū)動(dòng)力集成電路設(shè)計(jì)主要驅(qū)動(dòng)力 1、芯片的性能：處理數(shù)據(jù)的能力，功、芯片的性能：處理數(shù)據(jù)的能力，功 耗耗 2、芯片

26、的價(jià)格：芯片的面積，封裝成、芯片的價(jià)格：芯片的面積，封裝成 本，工藝成本本，工藝成本 3、面向市場(chǎng)的時(shí)間、面向市場(chǎng)的時(shí)間: 包括設(shè)計(jì)周期和制造周期包括設(shè)計(jì)周期和制造周期36國(guó)內(nèi)的集成電路設(shè)計(jì)水平和產(chǎn)業(yè)現(xiàn)狀國(guó)內(nèi)的集成電路設(shè)計(jì)水平和產(chǎn)業(yè)現(xiàn)狀國(guó)內(nèi)目前主要的IC設(shè)計(jì)企業(yè)：通信行業(yè)華為、中興、大唐設(shè)計(jì)公司晶門科技手機(jī)LCD顯示屏驅(qū)動(dòng)芯片大唐微電子手機(jī)SIM卡芯片士蘭微電子消費(fèi)類芯片上海展訊北京中星微珠海炬力手機(jī)芯片移動(dòng)多媒體芯片,Nasdaq上市Mp3等多媒體芯片,Nasdaq上市龍芯通用CPU37*國(guó)內(nèi)設(shè)計(jì)生產(chǎn)的芯片占國(guó)內(nèi)總需求的15%左右，目前國(guó)內(nèi)從事集成電路設(shè)計(jì)工作的工程師大概在1.65萬人。*芯

27、片設(shè)計(jì)業(yè)的產(chǎn)值大概在350億人民幣。到2010年將達(dá)到100億美金。*平均技術(shù)水平和國(guó)際先進(jìn)水平差兩代.企業(yè)弱小，還不具備同國(guó)外先進(jìn)企業(yè)直接競(jìng)爭(zhēng)的實(shí)力企業(yè)弱小，還不具備同國(guó)外先進(jìn)企業(yè)直接競(jìng)爭(zhēng)的實(shí)力例如例如: Intel公司公司2003年僅在年僅在R&D方面的投入方面的投入就達(dá)就達(dá)42億美元，億美元，而我國(guó)整個(gè)集成電路行業(yè)去年的銷售額才而我國(guó)整個(gè)集成電路行業(yè)去年的銷售額才351.4億元人民幣億元人民幣(數(shù)據(jù)來源：數(shù)據(jù)來源：CCID)。人力資源成本較低在這些高端應(yīng)用領(lǐng)域優(yōu)勢(shì)無法體現(xiàn)。人力資源成本較低在這些高端應(yīng)用領(lǐng)域優(yōu)勢(shì)無法體現(xiàn)。 因?yàn)楦叨祟I(lǐng)域的產(chǎn)品要求最先進(jìn)的設(shè)計(jì)方法、因?yàn)楦叨祟I(lǐng)域的產(chǎn)品要求最先

28、進(jìn)的設(shè)計(jì)方法、EDA工具和制造工藝，工具和制造工藝，相關(guān)的費(fèi)用極高，相關(guān)的費(fèi)用極高， 例如例如0.18微米工藝的掩膜（微米工藝的掩膜（mask）費(fèi)用在）費(fèi)用在25萬美元左右，萬美元左右， 90納米工藝納米工藝中這一費(fèi)中這一費(fèi) 用將達(dá)到上百萬美元；用將達(dá)到上百萬美元； 又如又如Cadence公司的公司的Encounter深亞微米深亞微米IC設(shè)計(jì)平臺(tái)單個(gè)運(yùn)行許可設(shè)計(jì)平臺(tái)單個(gè)運(yùn)行許可（license）的費(fèi)用在）的費(fèi)用在45萬美元左右。萬美元左右。 38國(guó)家重大戰(zhàn)略部署國(guó)家重大戰(zhàn)略部署n國(guó)務(wù)院國(guó)家中長(zhǎng)期科學(xué)和技術(shù)發(fā)展規(guī)劃綱要(二00六二0二0年)確定的十六個(gè)重大專項(xiàng)包括： 核心電子器件、高端通用芯片及

29、基礎(chǔ)軟件 極大規(guī)模集成電路制造技術(shù)及成套工藝 新一代寬帶無線移動(dòng)通信，大型飛機(jī)，等 n科技部國(guó)家“十一五”科學(xué)技術(shù)發(fā)展規(guī)劃（以下簡(jiǎn)稱規(guī)劃）圍繞國(guó)家發(fā)展的重大戰(zhàn)略需求，規(guī)劃提出的十三項(xiàng)“十一五”期間重大專項(xiàng)重點(diǎn)實(shí)施的內(nèi)容和目標(biāo)中，前三項(xiàng)均與信息產(chǎn)業(yè)有關(guān)。 重大專項(xiàng)之一：重大專項(xiàng)之一：核心電子器件、高端通用芯片及基礎(chǔ)軟件產(chǎn)品 重大專項(xiàng)之二：重大專項(xiàng)之二： 極大規(guī)模集成電路制造裝備及成套工藝 重大專項(xiàng)之三：重大專項(xiàng)之三：新一代寬帶無線移動(dòng)通信網(wǎng) n信息產(chǎn)業(yè)“十一五”發(fā)展規(guī)劃中，集成電路和軟件也繼續(xù)被列為重點(diǎn)發(fā)展領(lǐng)域。并將為政策立法39 四、本課程概述四、本課程概述1、集成電路設(shè)計(jì)的主要工作、集成電路設(shè)計(jì)的主要工作音頻、靜態(tài)圖象、視頻多媒體通信CDMA、WCDMA、CDMA200、GSM、PHSPC/網(wǎng)絡(luò)PC、服務(wù)器、小型機(jī)、工作站、網(wǎng)卡、路由器接口USB、PS/2、RS232、PCI、并口、SPI、I2C顯示驅(qū)動(dòng)LCD、TFT-LCD、LED、OLED集成電路主要領(lǐng)域儀器儀表電力測(cè)量、壓力測(cè)量集成電路設(shè)計(jì)涵蓋了整個(gè)電子信息領(lǐng)域集成電路設(shè)計(jì)涵蓋了整個(gè)電子信息領(lǐng)域,集成電路集成電路設(shè)計(jì)實(shí)際上是一門交叉型學(xué)科設(shè)計(jì)實(shí)際上是一門交叉型學(xué)科40USB2.0數(shù)據(jù)解壓縮數(shù)據(jù)解壓縮（MP3、WAV、ASF等）等）控制器控制器LCD顯顯示示D/A轉(zhuǎn)換轉(zhuǎn)換音音頻頻放放大大MP3播播放放器器結(jié)結(jié)構(gòu)構(gòu)USB接