高速數(shù)字電路設(shè)計的基本概念-唐海

1、高速數(shù)字電路設(shè)計的基本概念 硬件一室 唐海82029090-目錄1. 時間、頻率和距離2. 阻抗與串?dāng)_3. 邏輯門的高速特性一. 時間、頻率和距離1. 時間和頻率2. 序列的功率譜密度3. 截止頻率4. 時間和距離5. 集中與分布式系統(tǒng)6. 信號在介質(zhì)中的傳輸1.1 時間和頻率(1) 對于10-12Hz的正弦波，一個周期為30,000年 而一些雷達(dá)的頻率在10+11Hz左右，波長僅有幾毫米 數(shù)字電路工作的頻率，跨越了從KHz到GHz的范圍對數(shù)字電路，什么速度就稱得上“高速”？1.1 時間和頻率(2) 摩爾定律：芯片速度每18個月提高一倍1.2 序列的功率譜密度（1） 高斯形狀的隨機(jī)脈沖，10-

2、90%上升時間為Tr那么此序列的功率譜是什么樣的？1.2 序列的功率譜密度（2）1.3 截止頻率（1） 截止頻率 Fknee以下的頻段中集中了數(shù)字序列的主要能量 Fknee由信號的上升時間決定，而和時鐘頻率沒有直接關(guān)系 但為了滿足建立和保持時間，頻率越高的信號上升時間也越短rkneeTF5 . 01.3 截止頻率（2） 對Fknee以下頻率具有平坦響應(yīng)的數(shù)字電路，可以認(rèn)為能夠不失真的通過此隨機(jī)數(shù)字序列 數(shù)字電路對Fknee以上頻率的響應(yīng)，對此電路如何處理數(shù)字信號影響很小1.4 時間和距離 電磁波在不同傳輸介質(zhì)中的傳輸時延1.5 集中與分布式系統(tǒng)(1) 信號上升延的長度(把時間轉(zhuǎn)化為距離)： 電

3、路尺寸小于上升延長度的1/6的可以看作集中式系統(tǒng)，否則必須按照分布式系統(tǒng)分析DelayTLrris1.5 集中與分布式系統(tǒng)(2)1.5 集中與分布式系統(tǒng)(3) 實(shí)際器件的信號輸出上升沿可以由廠商提供的IBIS模型獲得 例如TMS320C6414的外部存儲器地址輸出信號的上升沿長度約為0.2ns,則在FR4材料PCB的表層: 所以長度大于1.4英寸的地址線,都需要按照分布式系統(tǒng)分析inchinpsnsLris4 . 1/1402 . 0小結(jié) 截止頻率Fknee是數(shù)字信號特性的重要表征 電路的帶寬決定了通過高速信號的能力 電路工作頻率的提高和上升時間的縮短，越來越多的電路需要按照分布式電路分析設(shè)計

4、二.阻抗與串?dāng)_1. 阻抗的測量2. 四種阻抗3. 電壓變化與電流變化2.1 阻抗的測量 通過測量阻抗器件的階躍響應(yīng)，可以方便的測量出阻抗的大小2.2 四種阻抗1. 普通電容2. 普通電感3. 互電容（Mutual capacitance）4. 互電容與串?dāng)_5. 互電感（Mutual inductance）6. 互電感與串?dāng)_2.2.1.1 普通電容 普通電容的階躍響應(yīng)：2.2.1.2 測量電容（1） 測試平臺2.2.1.2 測量電容（2） 可以通過測量輸出電壓為63%峰值的時間來計算電容值：sRTC%632.2.2.1 普通電感 普通電感的階躍響應(yīng)：2.2.2.2 測量電感（1） 可以通過測量階

5、躍響應(yīng)時間常數(shù)的方法來測量電感，但是容易受到噪聲和畸變的干擾。更好的辦法是測量階躍響應(yīng)曲線下的面積：)0()()()(00IILdtdttdILdttVinductorinductorVRareaIareaLIILareas)()0()(2.2.2.2 測量電感（2） 測試平臺2.2.2.2 測量電感（3） 響應(yīng)曲線下的面積相當(dāng)于測試系統(tǒng)在直流時的響應(yīng)，不影響系統(tǒng)直流響應(yīng)的干擾和噪聲，也不會影響面積。2.2.3 互電容 一個電路內(nèi)的電壓產(chǎn)生的電場會影響另一個電路，這種影響的系數(shù)稱為互電容 (Mutual Capacitance) 下圖中兩個平行的電阻之間就形成了互電容2.2.3 互電容（2）

6、互電容隨著距離的增大而迅速減小 互電容可以看作兩個電路A和B通過電容CM 直接連接，A電路通過互電容CM將電流IM注入B電路：（不考慮反向耦合的影響）dtdVCIAMM2.2.3 互電容和串?dāng)_（1） 首先由上升時間估算出電壓變化率： 然后計算出耦合電流： 這樣就可以根據(jù)B電路對地阻抗求出串?dāng)_電壓：rATVdtdVrMMTVCIrMBMBTCRVIRCrosstalk2.2.3 互電容和串?dāng)_（2） 實(shí)際測量結(jié)果2.2.4 互電感（1） 某處有兩個電流回路存在，一個回路產(chǎn)生的磁場影響另一個回路，這種影響的系數(shù)稱為互電感（Mutual Inductance）：2.2.4 互電感（2） 互電感隨著距離

7、的增大而迅速減小 互電感可以看作兩個電路A和B通過變壓器LM 直接連接，A電路的電流變化通過互電感LM引起B(yǎng)電路的電壓變化： （不考慮反向耦合的影響）dtdILYAM2.2.4 互電感（3）2.2.4 互電感和串?dāng)_rAArATRVdtdITVdtdVrAMAMTRVLdtdILYrAMTRLVYCrosstalk 類似計算互電容帶來的串?dāng)_，也可以通過源信號上升時間、源電路阻抗等參數(shù)計算出互電感帶來的串?dāng)_：2.2.4 電感型串?dāng)_的方向 和互電容不同，互電感導(dǎo)致的串?dāng)_電壓的方向是由電流方向以及兩個回路方向決定的，即串?dāng)_電壓可以和源電壓方向相反，如下圖所示：2.2.5 電壓變化與電流變化（1） 典型

8、的輸入阻抗由電阻和電容并聯(lián)組成:2.2.5 電壓變化與電流變化（2） 由負(fù)載電容引起的電流變化和電壓變化的二階導(dǎo)數(shù)成正比：2.2.5 電壓變化與電流變化（3） 對于高斯型脈沖，負(fù)載電阻和負(fù)載電容引起的電流變化的最大值可以用下式表示：上升時間每減小一半，電容負(fù)載電流變化（正比于感性串?dāng)_）增加四倍！2.2.6 阻抗與串?dāng)_小結(jié) 在高速數(shù)字電路中，電感型串?dāng)_比電容型串?dāng)_要嚴(yán)重的多，對于50阻抗的電路而言，一般可以達(dá)到8:1的比例 低輸出阻抗的門電路直接驅(qū)動傳輸線的情況下，電感型串?dāng)_會更加惡化 設(shè)計中必須仔細(xì)考慮串?dāng)_問題三. 邏輯門的高速特性1. 功耗2. 封裝3.1 功耗 數(shù)字電路的功耗由四部分組成：

9、輸入功耗內(nèi)部功耗驅(qū)動電路功耗輸出功耗 每部分功耗都可以分成靜態(tài)（quiescent）功耗和動態(tài)（active）功耗3.1.1 四部分功耗示意圖3.1.2 靜態(tài)功耗（1） 靜態(tài)功耗指的是用于保持電路邏輯狀態(tài)所消耗的功率 是由半導(dǎo)體的漏電流（leakage）引起 靜態(tài)功耗可以通過對電路中所有電阻性元件的電流和壓降的乘積求和得到 實(shí)際情況下需要對邏輯高狀態(tài)和低狀態(tài)按存在的時間加權(quán)3.1.2 靜態(tài)功耗（2） CMOS FET的漏電流： 亞閾值電壓漏電流 柵級漏電流 襯底漏電流（BTBT） 3.1.2 靜態(tài)功耗（3） TTL電路的靜態(tài)功耗可以由高電平輸出時的拉電流（Isource)和（VccVOH）的乘

10、積以及低電平輸出時的灌電流（Isink）和VOL的乘積求平均得到：2)(sinkLOsourceHIccquiescentIVIVVP3.1.2 靜態(tài)功耗（4） CMOS電路則可以用輸出電阻模型來計算： RA和RB可以在器件數(shù)據(jù)手冊中查到222sinkBsourceAquiescentIRIRP3.1.2 靜態(tài)功耗（5） 半導(dǎo)體工藝越先進(jìn)，F(xiàn)ET管內(nèi)介質(zhì)層越薄，漏電流越大，靜態(tài)功耗也越大 0.25m工藝時的漏耗不到總功耗的1，0.18m下漏耗也只有3到5， 0.13m時達(dá)12到25 ，0.09m3.1.2 靜態(tài)功耗（6） 抑制漏電流的技術(shù)：SOI（絕緣層上覆硅，Silicon On Insul

11、ator）在工作速度相同的情況下，則可使功耗減小5065 3.1.3 動態(tài)功耗（1） 動態(tài)功耗可以按下面的公式計算：動態(tài)功耗 = 轉(zhuǎn)換頻率每次轉(zhuǎn)換消耗的能量 對于容性負(fù)載，有： 對于周期性1和0交替的信號，F(xiàn)為1/2*clock;對于隨機(jī)轉(zhuǎn)換的信號，F(xiàn)為1/4*clock2ccCFVPower 3.1.3 動態(tài)功耗（2） TTL或CMOS的圖騰柱輸出電路在輸入電平轉(zhuǎn)換時有一個短暫的重疊導(dǎo)通狀態(tài)，帶來功耗。此功耗和轉(zhuǎn)換頻率以及供電電壓成正比3.1.3 動態(tài)功耗（3） 降低動態(tài)功耗的技術(shù)：Low-K：低介電常數(shù)絕緣體 ，減小電容SOI技術(shù) ，減小電容銅線互連降低連線電阻增加并行度（如每周期指令數(shù)）

12、，降低工作頻率3.1.4 輸入功耗 輸入功耗中的靜態(tài)功耗包括在輸入電路和驅(qū)動器件的輸出電路中消耗的功率： 輸入功耗中的動態(tài)功耗： 輸入功耗一般相對較低receiverdriverccinquiescentPPVIP*2VFCPindynamic3.1.5 內(nèi)部功耗 內(nèi)部功耗分為靜態(tài)和動態(tài)功耗 動態(tài)功耗系數(shù)Kactive可以通過測試靜態(tài)功耗和在轉(zhuǎn)換頻率F下的總功耗求得： 以后可以使用Kactive計算其它轉(zhuǎn)換頻率下的動態(tài)功耗：FPPKquiescenttotalactiveactivequiescenttotalKFPP*3.1.5 內(nèi)部功耗(2) CMOS電路在很寬的頻率范圍內(nèi)表現(xiàn)出功耗和轉(zhuǎn)換

13、頻率的線性關(guān)系，而TTL電路由于靜態(tài)功耗大，線性關(guān)系不明顯 可以用等效電容CPD來表征CMOS電路的內(nèi)部功耗特性：CMOS內(nèi)部功耗 CPDV2F 等效電容是CMOS電路內(nèi)部特性的抽象3.1.6 驅(qū)動電流功耗 數(shù)字電路的大部分功耗是驅(qū)動電路貢獻(xiàn)的。驅(qū)動電路主要有以下幾種： 圖騰柱（Totem Pole） 射級跟隨器（Emitter Follower） 集電極開路（Open collector） 電流源（Current Source) 圖騰柱是最常見的輸出電路形式動態(tài)驅(qū)動功耗（1） 動態(tài)功耗主要取決于負(fù)載和輸出轉(zhuǎn)換頻率 例：多個處理器通過CMOS總線訪問共享存儲器動態(tài)驅(qū)動功耗（2） 74LVC22

14、45和存儲器的IO負(fù)載電容最大為8pF，50的傳輸線的分布電容約為2pF/inch，所以 由器件手冊求出74LVC2245（A端口）最大驅(qū)動時的輸出阻抗：pFCload509*28*483012. 00 . 20 . 3outOHccoutAIVVR動態(tài)驅(qū)動功耗（3） 綜合以上，A端口驅(qū)動的RC上升時間常數(shù)為： 而上升到90% VOH所需時間為： 所以數(shù)據(jù)轉(zhuǎn)換頻率取在30MHz左右，即時鐘頻率為60MHz是較為合適的，此時每個驅(qū)動管腳的功耗為： 而16個IO的一個封裝的功耗則為：nsRCToutAloadRC15. 483*50*nsTTRC13. 92 . 29010mWVCFPccload

15、datadriver5 .13*2WPPdriverpackage216. 0*163.1.7 輸出功耗 輸出功耗主要消耗在端接電阻和上下拉電阻等器件中 設(shè)上下拉電阻R的一段連接在數(shù)據(jù)線上，另一端連接在固定電平VT上，則輸出為高、低電平時此電阻消耗的功率分別為 和 如果輸出固定在使R消耗最大功率的電平上，則R的散熱問題一定要考慮RVVTOH2)(RVVTOL2)(3.1.8 功耗小結(jié) 功耗分為輸入功耗、內(nèi)部功耗、驅(qū)動電流功耗和輸出功耗 動態(tài)功耗和電平轉(zhuǎn)換速度成正比關(guān)系 重負(fù)載的驅(qū)動電流功耗,是功耗中比例最大的部分3.3 封裝1. 封裝的變遷2. 引線電感3. 引線電容4. 散熱5. 小結(jié)3.3

16、.1 封裝的變遷（1） 封裝形式 通孔型封裝：DIP，PGA 表面安裝型：PLCC，SOIC，SOP，SOT，QFP，BGA，QFN，CSP 封裝材料 塑料 陶瓷 增強(qiáng)散熱型（嵌入金屬散熱片）3.3.1 封裝的變遷（2）TQFP封裝TSSOP封裝FCBGA封裝SOIC封裝3.3.1 封裝的變遷（3） 更小 WCSP封裝只比硅片大一點(diǎn)點(diǎn) 更密 0.5mm ball pitch BGA已在手持式設(shè)備中普遍應(yīng)用 最大的BGA封裝已經(jīng)超過了1,000個引腳 更高速 BGA、QFN等封裝大大減小了引線電感和電容，提高了IO速度3.3.1 封裝的變遷（4） 未來邏輯器件的封裝選擇QFN3.3.2 引線電感

17、（1） 器件IO管腳的連接線在高頻下存在電感 引線電感是地彈問題的起因 例：圖騰柱電路輸出切換為低時，負(fù)載電容放電：3.3.2 引線電感（2）CTVLVIdtdLVGNDdischargeGNDGND2901052. 1)(3.3.2 引線電感（3） 測量地彈：3.3.2 引線電感（4） 如果有N個輸出同時切換，則VGND也相應(yīng)增大N倍 VGND的變化表現(xiàn)為噪音，直接疊加在輸入上，會導(dǎo)致時鐘誤觸發(fā)等問題，使數(shù)據(jù)產(chǎn)生錯誤3.3.2 引線電感（5）3.3.2 引線電感（6） 對抗措施： 改進(jìn)封裝，減小引線電感 為輸出管腳提供專用電源管腳 差分輸入3.3.2 引線電感（7） 傳統(tǒng)封裝形式Wire b

18、ond，引線電感較大3.3.2 引線電感（8） 有效減小引線電感的封裝倒裝芯片（flip chip） 焊球的引線電感約0.1nH 焊球和PCB板之間的熱膨脹系數(shù)要盡可能相近3.3.3引線電容（1） 某些封裝，如TQFP具有較長的平行IO引線，相鄰管腳之間的互電容（pF級）會將噪聲耦合到敏感的輸入端 可以通過在輸入端旁路小電容（如0.01uF）以減小高頻輸入阻抗，從而降低串?dāng)_ 倒裝芯片相鄰管腳間電容約為0.5pF3.3.3引線電容（2）3.3.4 散熱（1） 封裝的散熱能力可以用核心到環(huán)境的熱阻（thermal resistance from junction to ambient,J）來表示： 其中Tambient是環(huán)境溫度，P為器件的功耗 J可以進(jìn)一步劃分為核心到外殼的熱阻JC和外殼到環(huán)境的熱阻CA：PTTJAambientjunctio