dspADC模塊講解學(xué)習(xí)教案

1、會計學(xué)1dspADC模塊講解模塊講解第一頁，編輯于星期六：六點 三十八分。The pin of ADC第1頁/共40頁第二頁，編輯于星期六：六點 三十八分。第2頁/共40頁第三頁，編輯于星期六：六點 三十八分。第3頁/共40頁第四頁，編輯于星期六：六點 三十八分。start/stop mode Sample-and-hold (S/H) acquisition time window has separate prescale control第4頁/共40頁第五頁，編輯于星期六：六點 三十八分。第5頁/共40頁第六頁，編輯于星期六：六點 三十八分。第6頁/共40頁第七頁，編輯于星期六：六點 三

2、十八分。第7頁/共40頁第八頁，編輯于星期六：六點 三十八分。1. Cascaded Mode第8頁/共40頁第九頁，編輯于星期六：六點 三十八分。Simultaneous Sampling Cascaded Sequencer Mode Example第9頁/共40頁第十頁，編輯于星期六：六點 三十八分。2. Dual Sequencers第10頁/共40頁第十一頁，編輯于星期六：六點 三十八分。Simultaneous Sampling Dual Sequencer Mode Example第11頁/共40頁第十二頁，編輯于星期六：六點 三十八分。第12頁/共40頁第十三頁，編輯于星期六：

3、六點 三十八分。ADC Core Clock and Sample-and-Hold (S/H) Clock第13頁/共40頁第十四頁，編輯于星期六：六點 三十八分。Clock Chain to the ADC第14頁/共40頁第十五頁，編輯于星期六：六點 三十八分。第15頁/共40頁第十六頁，編輯于星期六：六點 三十八分。 Uint16 SUSMOD:2; / 13:12 Emulation suspend mode Uint16 RESET:1; / 14 ADC reset ADC Uint16 rsvd2:1; / 15 reserved ;第16頁/共40頁第十七頁，編輯于星期六：六

4、點 三十八分。第17頁/共40頁第十八頁，編輯于星期六：六點 三十八分。第18頁/共40頁第十九頁，編輯于星期六：六點 三十八分。第19頁/共40頁第二十頁，編輯于星期六：六點 三十八分。第20頁/共40頁第二十一頁，編輯于星期六：六點 三十八分。第21頁/共40頁第二十二頁，編輯于星期六：六點 三十八分。第22頁/共40頁第二十三頁，編輯于星期六：六點 三十八分。Interrupt clear Uint16 INT_SEQ2_CLR:1; / 5 SEQ2 Interrupt clear Uint16 EOS_BUF1:1; / 6 End of sequence buffer1 Uint1

5、6 EOS_BUF2:1; / 7 End of sequence buffer2 Uint16 rsvd1:8; / 15:8 reserved;第23頁/共40頁第二十四頁，編輯于星期六：六點 三十八分。Uint16 rsvd1:7; / 15:9 reserved;第24頁/共40頁第二十五頁，編輯于星期六：六點 三十八分。第25頁/共40頁第二十六頁，編輯于星期六：六點 三十八分。第26頁/共40頁第二十七頁，編輯于星期六：六點 三十八分。第27頁/共40頁第二十八頁，編輯于星期六：六點 三十八分。第28頁/共40頁第二十九頁，編輯于星期六：六點 三十八分。第29頁/共40頁第三十頁，

6、編輯于星期六：六點 三十八分。from ePWM to start SEQ1nAdcRegs.ADCTRL2.bit.INT_ENA_SEQ1 = 1; / Enable SEQ1 interrupt (every EOS)n/ Assumes ePWM1 clock is already enabled in InitSysCtrl();nEPwm1Regs.ETSEL.bit.SOCAEN = 1; / Enable SOC on A groupnEPwm1Regs.ETSEL.bit.SOCASEL = 4; / Select SOC from from CPMA on upcountn

7、EPwm1Regs.ETPS.bit.SOCAPRD = 1; / Generate pulse on 1st eventnEPwm1Regs.CMPA.half.CMPA = 0 x0080; / Set compare A valuenEPwm1Regs.TBPRD = 0 xFFFF; / Set period for ePWM1nEPwm1Regs.TBCTL.bit.CTRMODE = 0; / count up and startExample code SET UP第30頁/共40頁第三十一頁，編輯于星期六：六點 三十八分。ADC operating modeStart-stop

8、 modeContinuous conversion modeDual-sequencer modeCascaded modeSequential samplingSimultaneous samplingCascaded modeDual-sequencer modeSequential samplingSequential samplingSequential samplingSimultaneous samplingSimultaneous samplingSimultaneous sampling第31頁/共40頁第三十二頁，編輯于星期六：六點 三十八分。第32頁/共40頁第三十三頁，

9、編輯于星期六：六點 三十八分。第33頁/共40頁第三十四頁，編輯于星期六：六點 三十八分。第34頁/共40頁第三十五頁，編輯于星期六：六點 三十八分。第35頁/共40頁第三十六頁，編輯于星期六：六點 三十八分。ADCINA0-ADCRESULT0ADCINA1-ADCRESULT1ADCINA2-ADCRESULT2ADCINA3-ADCRESULT3ADCINA4-ADCRESULT4ADCINA5-ADCRESULT5ADCINA6-ADCRESULT6ADCINA7-ADCRESULT7ADCINB0-ADCRESULT0ADCINB1-ADCRESULT8ADCINB2-ADCRESU

10、LT9ADCINB3-ADCRESULT10ADCINB4-ADCRESULT11ADCINB5-ADCRESULT13ADCINB6-ADCRESULT14ADCINB7-ADCRESULT15第36頁/共40頁第三十七頁，編輯于星期六：六點 三十八分。AdcRegs.ADCCHSELSEQ1.bit.CONV02=0 x2;nAdcRegs.ADCCHSELSEQ1.bit.CONV03=0 x3;nAdcRegs.ADCCHSELSEQ2.bit.CONV04=0 x4;nAdcRegs.ADCCHSELSEQ2.bit.CONV05=0 x5;nAdcRegs.ADCCHSELSEQ2

11、.bit.CONV6=0 x6;nAdcRegs.ADCCHSELSEQ2.bit.CONV7=0 x7;ADCINA0-ADCRESULT0ADCINB0-ADCRESULT1ADCINA1-ADCRESULT2ADCINB1-ADCRESULT3ADCINA2-ADCRESULT4ADCINB2-ADCRESULT5ADCINA3-ADCRESULT6ADCINB3-ADCRESULT7ADCINA4-ADCRESULT8ADCINB4-ADCRESULT9ADCINA5-ADCRESULT10ADCINB5-ADCRESULT11ADCINA6-ADCRESULT12ADCINB6-AD

12、CRESULT13ADCINA7-ADCRESULT14ADCINB7-ADCRESULT15第37頁/共40頁第三十八頁，編輯于星期六：六點 三十八分。ONV00=0 x0;nAdcRegs.ADCCHSELSEQ1.bit.CONV01=0 x1;nAdcRegs.ADCCHSELSEQ1.bit.CONV02=0 x2;nAdcRegs.ADCCHSELSEQ1.bit.CONV03=0 x3;nAdcRegs.ADCCHSELSEQ2.bit.CONV04=0 x4;nAdcRegs.ADCCHSELSEQ2.bit.CONV05=0 x5;nAdcRegs.ADCCHSELSEQ2.

13、bit.CONV06=0 x6;nAdcRegs.ADCCHSELSEQ2.bit.CONV07=0 x7;nnAdcRegs.ADCCHSELSEQ3.bit.CONV08=0 x8;nAdcRegs.ADCCHSELSEQ3.bit.CONV09=0 x9;nAdcRegs.ADCCHSELSEQ3.bit.CONV10=0 xA;nAdcRegs.ADCCHSELSEQ3.bit.CONV11=0 xB;nAdcRegs.ADCCHSELSEQ4.bit.CONV12=0 xC;nAdcRegs.ADCCHSELSEQ4.bit.CONV13=0 xD;nAdcRegs.ADCCHSEL

14、SEQ4.bit.CONV14=0 xE;nAdcRegs.ADCCHSELSEQ4.bit.CONV15=0 xF;ADCINA0-ADCRESULT0ADCINA1-ADCRESULT1ADCINA2-ADCRESULT2ADCINA3-ADCRESULT3ADCINA4-ADCRESULT4ADCINA5-ADCRESULT5ADCINA6-ADCRESULT6ADCINA7-ADCRESULT7ADCINB0-ADCRESULT0ADCINB1-ADCRESULT8ADCINB2-ADCRESULT9ADCINB3-ADCRESULT10ADCINB4-ADCRESULT11ADCIN

15、B5-ADCRESULT13ADCINB6-ADCRESULT14ADCINB7-ADCRESULT15第38頁/共40頁第三十九頁，編輯于星期六：六點 三十八分。AdcRegs.ADCCHSELSEQ1.bit.CONV00=0 x0;nAdcRegs.ADCCHSELSEQ1.bit.CONV01=0 x1;nAdcRegs.ADCCHSELSEQ1.bit.CONV02=0 x2;nAdcRegs.ADCCHSELSEQ1.bit.CONV03=0 x3;nAdcRegs.ADCCHSELSEQ3.bit.CONV08=0 x4;nAdcRegs.ADCCHSELSEQ3.bit.CONV09=0 x5;nAdcRegs.ADCCHSELSEQ3.bit.CONV10=0 x6;nAdcRegs.ADCCHSELSEQ3.bit.CONV11=0 x7;ADCINA0-ADCRESULT0ADCINB0-ADCRESULT1ADCINA1-ADCRESULT2ADCINB1-ADCRESULT3ADCINA