數(shù)碼管掃描顯示控制器設(shè)計(jì)與實(shí)現(xiàn)a (1)

1、北京郵電大學(xué)實(shí) 驗(yàn) 報(bào) 告 數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)報(bào)告 學(xué) 院 班 級(jí) 姓 名： 學(xué) 號(hào)： 日 期： 目錄一實(shí)驗(yàn)?zāi)康?二實(shí)驗(yàn)所用儀器及元器件1三實(shí)驗(yàn)內(nèi)容1四實(shí)驗(yàn)設(shè)計(jì)思路及原理1 1實(shí)驗(yàn)原理1 2設(shè)計(jì)思路2五實(shí)驗(yàn)內(nèi)容11VHDL代碼12仿真波形33波形分析4六故障及問題分析1七實(shí)驗(yàn)總結(jié)和結(jié)論1八參考文獻(xiàn)1一實(shí)驗(yàn)?zāi)康?. 掌握VHDL語(yǔ)言的語(yǔ)法規(guī)范，掌握時(shí)序電路描述方法2. 掌握多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示的原理及設(shè)計(jì)方法二實(shí)驗(yàn)所用儀器及元器件1. 計(jì)算機(jī)2. 直流穩(wěn)壓電源3. 數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板三實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)一：Quartus原理圖輸入法設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)內(nèi)容：（1） 用邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)半加器

2、，仿真驗(yàn)證其功能，并生成新的半加器圖形模塊單元。（2） 用實(shí)驗(yàn)內(nèi)容1中生成的的半加器模塊和邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)全加器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試，要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。（3） 用3線-8線譯碼器（74LS138）和邏輯門設(shè)計(jì)實(shí)現(xiàn)函數(shù)F=CBA+CBA+CBA+CBA，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。實(shí)驗(yàn)二:用VHDL設(shè)計(jì)與實(shí)現(xiàn)組合邏輯電路實(shí)驗(yàn)內(nèi)容：(1) 用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)共陰極7段數(shù)碼管譯碼器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，7段數(shù)碼管顯示輸出信號(hào)。(2) 用V

3、HDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)8421轉(zhuǎn)換為格雷碼的代碼轉(zhuǎn)換器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。(3) 用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)4人表決器，多數(shù)人贊成決議則通過(guò)，否則決議不通過(guò)，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。實(shí)驗(yàn)三:用VHDL設(shè)計(jì)與實(shí)現(xiàn)時(shí)序邏輯電路實(shí)驗(yàn)內(nèi)容：（1） 用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)分頻系數(shù)為12，分頻輸出信號(hào)占空比為50%的分頻器。要求在Quartus平臺(tái)上設(shè)計(jì)程序并仿真驗(yàn)證設(shè)計(jì)。（2） 用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)帶異步復(fù)位的8421十進(jìn)制計(jì)數(shù)器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板

4、測(cè)試。要求用按鍵設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。（3） 將（1）、（2）和數(shù)碼管譯碼器3 個(gè)電路進(jìn)行鏈接，并下載到實(shí)驗(yàn)板顯示計(jì)數(shù)結(jié)果。實(shí)驗(yàn)四:用VHDL設(shè)計(jì)與實(shí)現(xiàn)相關(guān)電路實(shí)驗(yàn)內(nèi)容（二選一）:(1) 數(shù)碼管掃描顯示控制器設(shè)計(jì)與實(shí)現(xiàn) 同時(shí)顯示0、1、2、3、4、5、6、7在八個(gè)數(shù)碼管上 滾動(dòng)顯示（選做）(2) 雙色點(diǎn)陣行列掃描控制器 從上至下逐行循環(huán)點(diǎn)亮點(diǎn)陣，第一行亮紅色，第二行亮綠色，依此類推，到第八行后再?gòu)牡谝恍虚_始，每行點(diǎn)亮?xí)r間為0.5秒。 從上至下逐行點(diǎn)亮點(diǎn)陣（紅色或綠色均可），直至點(diǎn)亮所有行，然后全部熄滅，再重新從第一行開始。 以上2個(gè)功能可通過(guò)撥碼開關(guān)切換。四實(shí)驗(yàn)設(shè)計(jì)思路及原理（

5、一） 實(shí)驗(yàn)三（3）和實(shí)驗(yàn)四模塊端口說(shuō)明及連接圖實(shí)驗(yàn)三（3）：（1）：連接圖（2）模塊端口說(shuō)明：時(shí)鐘輸入12分頻器，分頻器輸出作為10進(jìn)制器輸入，十進(jìn)制輸出作為數(shù)碼管顯示器的輸入，從而在一個(gè)數(shù)碼管上可以顯示從09。（1）分頻器端口：clk：輸入的時(shí)鐘信號(hào)；clear：輸入的信號(hào)，控制分頻器的開始和停止；clk_out：分頻器的輸出信號(hào)。（2）8412十進(jìn)制計(jì)數(shù)器端口：clk：輸入的時(shí)鐘信號(hào)；clear：輸入的信號(hào)，控制計(jì)數(shù)器開始和停止；r，s：輸入的置位端口，r=0,s=1時(shí)置0;r=1,s=0時(shí)置9；r=1，s=1時(shí)正常工作。q：輸出的四位向量，表示計(jì)數(shù)器當(dāng)前的計(jì)數(shù)。（3）數(shù)碼管譯碼器端口：a

6、：輸入的四位向量，得到一個(gè)4位二進(jìn)制數(shù)作為輸入；b：輸出的7位向量，每一位控制單個(gè)數(shù)碼管的abcdefg;c：輸出的8位向量，每一位分別控制一個(gè)數(shù)碼管的顯示；實(shí)驗(yàn)四：（1） 連接圖：OP60Seg7_1clkCAT70（2） 模塊端口說(shuō)明：CLK是時(shí)鐘信號(hào)輸入，由于使用的時(shí)鐘信號(hào)頻率是1kHz，因此只要將時(shí)鐘信號(hào)直接輸入數(shù)碼管進(jìn)行顯示即可。較高的頻率使得每次顯示的值都在人眼視覺停留范圍內(nèi)，因此，最終可以看到同時(shí)顯示的07這八個(gè)數(shù)值。五實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)一（2）、實(shí)驗(yàn)三（3）和實(shí)驗(yàn)四的原理圖或VHDL代碼1.實(shí)驗(yàn)一（2）原理圖：半加器全加器（ha為第一個(gè)圖的半加器）2.實(shí)驗(yàn)三（3）VHDL代碼（分為四

7、部分）：計(jì)數(shù)器代碼LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count ISPORT(clk,clear:IN STD_LOGIC;r,s:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 downto 0);END count;ARCHITECTURE a OF count ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF r='0' AND s

8、='1'THENq_temp<="0000"ELSIF r='1' AND s='0'THENq_temp<="1001"ELSIF r='1' AND s='1'THENIF(clk'event and clk='1')THENq_temp<=q_temp+1;IF q_temp="1001" THENq_temp<="0000"END IF;END IF;ELSEq_temp<=

9、"0000"END IF;END PROCESS;q<=q_temp;END a;分頻器代碼LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fp ISPORT(clk:IN STD_LOGIC;clear:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END fp;ARCHITECTURE a OF fp ISSIGNAL tmp:INTEGER RANGE 0 TO 5;SIGNAL clktmp: STD_LOGIC;BEGIN

10、PROCESS(clear,clk)BEGINIF clear='0' THENtmp<=0;ELSIF clk'event AND clk='1' THENIF tmp=5 THENtmp<=0;clktmp<=NOT clktmp;ELSEtmp<=tmp+1;END IF;END IF;END PROCESS;clk_out<=clktmp;END a;顯示代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY czh ISPORT(a:IN STD_LOGIC_VECTO

11、R(3 downto 0);b:OUT STD_LOGIC_VECTOR(6 downto 0);c:OUT STD_LOGIC_VECTOR(7 downto 0);end czh; ARCHITECTURE czh_ar OF czh ISBEGINPROCESS(a)BEGINcase a ISWHEN "0000" => b <="1111110" -0WHEN "0001" => b <="0110000" -1WHEN "0010" => b <=

12、"1101101" -2WHEN "0011" => b <="1111001" -3WHEN "0100" => b <="0110011" -4WHEN "0101" => b <="1011011" -5WHEN "0110" => b <="1011111" -6WHEN "0111" => b <="1110000&q

13、uot; -7WHEN "1000" => b <="1111111" -8WHEN "1001" => b <="1111011" -9WHEN OTHERS => b <="0000000" END CASE;END PROCESS;c<="01111111"END;Connect代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

14、ENTITY connect ISPORT(clk:IN STD_LOGIC;clear:IN STD_LOGIC;s:IN STD_LOGIC;r:IN STD_LOGIC;c:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-catb:OUT STD_LOGIC_VECTOR(6 downto 0) -shumaguan);END connect;ARCHITECTURE a OF connect ISCOMPONENT fpPORT(clk,clear:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END COMPONENT;COMPONENT

15、 countPORT(clk,clear,r,s:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;COMPONENT czhPORT(a:IN STD_LOGIC_VECTOR(3 downto 0);b:OUT STD_LOGIC_VECTOR(6 downto 0);c:OUT STD_LOGIC_VECTOR(7 downto 0);END COMPONENT;SIGNAL x:STD_LOGIC;SIGNAL y:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINu1:fp PORT MAP(

16、clear=>clear,clk=>clk,clk_out=>x);u2:count PORT MAP(clk=>x,clear=>clear,r=>r,s=>s,q=>y);u3:czh PORT MAP(a=>y,b=>b,c=>c);END;1.實(shí)驗(yàn)4VHDL代碼3. 仿真波形4. 實(shí)驗(yàn)一（2）：波形由上至下分別為：a、b、ci、co、s5. 實(shí)驗(yàn)三（3）：（r=0，s=1時(shí)為復(fù)位）實(shí)驗(yàn)43.波形分析clear為高電平時(shí)，六個(gè)數(shù)碼管串行掃描。numn分別對(duì)應(yīng)著數(shù)碼管的7段，數(shù)碼管高電平為亮，低電平暗。Catn為低電平時(shí)，數(shù)

17、字n即通過(guò)numn顯示。比如，數(shù)字5，cat“111110” num=“1011011”.只要數(shù)碼管閃爍頻率足夠高,就可以看到六個(gè)數(shù)碼管分別顯示0-5六個(gè)不同的數(shù)字. clear為低電平時(shí)，有效，波形清零由波形可見，隨著時(shí)鐘模八計(jì)數(shù)的不斷重復(fù)，0至7號(hào)LED數(shù)碼管依次打開，其余管熄滅，同時(shí)，數(shù)碼管顯示數(shù)字從0至7依次出現(xiàn)，兩者保持同步，即n號(hào)管亮?xí)r顯示的數(shù)碼為n。這樣每計(jì)數(shù)8次循環(huán)依次，可知仿真結(jié)果正確。只要數(shù)碼管閃爍頻率足夠高，人眼將能看到持續(xù)穩(wěn)定的0至7號(hào)數(shù)碼顯示。在實(shí)驗(yàn)室實(shí)際測(cè)試時(shí)，下載到電路板測(cè)試成功，完成實(shí)驗(yàn)任務(wù)。六故障及問題分析1. 將代碼下載到實(shí)驗(yàn)板上并沒有成功完成實(shí)驗(yàn)，經(jīng)檢查發(fā)現(xiàn)原來(lái)是因?yàn)樵谙螺d前遺漏了編譯這一步，編譯之后下載成功。因?yàn)槔蠋熢谥v課時(shí)就已經(jīng)強(qiáng)調(diào)如果沒有再次編譯不管怎么改都是錯(cuò)誤的，而自己卻疏忽了這一點(diǎn)，實(shí)在不應(yīng)該。2. 當(dāng)頻率設(shè)置過(guò)高時(shí)，計(jì)數(shù)周期將大大增加，每個(gè)周期內(nèi)的掃描次數(shù)也增加，但考慮到人眼的分辨能力，頻率只需大于300Hz即可，過(guò)大將增大系統(tǒng)開銷，故采用2kHz分頻器。七實(shí)驗(yàn)總結(jié)和結(jié)論1在改正了一些問題后，最終所有試驗(yàn)達(dá)到基本要求。2 無(wú)論是什么語(yǔ)言都有其優(yōu)點(diǎn)，作為一種硬件描述語(yǔ)言，VHDL對(duì)我們來(lái)說(shuō)確實(shí)比較新穎，但是也有明顯的好處。語(yǔ)言功能強(qiáng)大設(shè)計(jì)方式多樣，尤為重要的是，它的設(shè)計(jì)描述