計算機電路基礎(chǔ)課件2015-11第9章

1、第9章 門電路和組合邏輯電路(時間: 5次課 10學(xué)時)教學(xué)提示：數(shù)字電路是處理數(shù)字信號的電路，研究的是輸入信號狀態(tài)和輸出信號狀態(tài)之間的邏輯關(guān)系。數(shù)字信號只有0和1兩個狀態(tài)。數(shù)字電路采用“邏輯代數(shù)”這一數(shù)學(xué)工具來分析和描述，完全區(qū)別于模擬電路的分析、設(shè)計方法。教學(xué)目標(biāo)：(1)掌握與門、或門、非門、與非門、或非門的邏輯功能；(2)了解TTL與非門和CMOS門電路的工作特點；(3)掌握邏輯函數(shù)的表示方法，能用邏輯代數(shù)的運算規(guī)則簡化函數(shù)表達式；(4)理解加法器、編碼器、譯碼器、比較器和數(shù)據(jù)選擇器等組合邏輯電路的工作原理；(5)能夠分析和設(shè)計簡單的組合邏輯電路。第9章 門電路和組合邏輯電路 9.1 基

2、本邏輯運算 9.2 集成邏輯門電路 9.3 邏輯函數(shù) 9.4 組合邏輯電路模擬電路前幾章中討論了隨時間連續(xù)變化的模擬信號在電路中被放大的工作原理，放大電路中起核心放大作用的晶體管都是在線性狀態(tài)下工作，這樣的電路通常稱為模擬電路。數(shù)字電路數(shù)字電路是一種開關(guān)電路，數(shù)字電路中的晶體管一般都是工作在通、斷兩種狀態(tài)。數(shù)字電路有如下特點。(1).工作信號是開關(guān)信號，在時間和數(shù)值上是不連續(xù) 的，在電路上是低電平和高電平，這兩種狀態(tài)用 “0”和“1”表示。(2) 數(shù)字電路中關(guān)心的是:輸入信號狀態(tài)(0或1)與輸出信 號狀態(tài)(0或1)之間的邏輯關(guān)系。 一個數(shù)字電路所具有的邏輯關(guān)系稱為該數(shù)字電路的 邏輯功能，可用邏

3、輯函數(shù)表示。 (3).數(shù)字電路進行邏輯分析和邏輯設(shè)計的主要工具是邏 輯代數(shù)。 (4).數(shù)字電路會按照設(shè)計者所設(shè)計的邏輯功能進行邏輯 推理和邏判斷,還可具備一定的“邏輯思維”的能力。9.1 基本邏輯運算關(guān)于邏輯代數(shù)邏輯代數(shù)又稱為布爾代數(shù)或開關(guān)代數(shù)。邏輯代數(shù)所表示的不是數(shù)量上的大小關(guān)系，而是一種邏輯上的關(guān)系。它僅有0和1兩個取值，無數(shù)值的意義.0和1是表示矛盾的數(shù)學(xué)描述，稱為邏輯量。如:高電平表示為1，低電平表示為0； 有表示為1，無表示為0； 成立表示為1，不成立表示為0等等。 是把矛盾概念數(shù)學(xué)化.邏輯代數(shù)用字母表示變量，變量的取值僅有0和1,稱為邏輯變量.邏輯代數(shù)的運算只有三個基本的邏輯運算：

4、與運算、或運算和非運算。數(shù)字電路中實現(xiàn)基本運算的邏輯電路就是邏輯門電路9.1.1 與邏輯運算1.與邏輯關(guān)系如圖9.1(a)電路連接。 只有在A和B同時閉合下，燈泡Y才會亮。反之,任何一個開關(guān)A(或B)的閉合，燈泡Y都不會亮。 開關(guān)A和B與燈泡Y亮的之間關(guān)系稱為邏輯“與”關(guān)系。用邏輯代數(shù)的表示式可寫成：Y = AB (或Y = AB)(9-1)把開關(guān)的狀態(tài)視為自變量，燈的狀態(tài)(亮或滅)視為因變量，它們之間存在有四種因果的邏輯關(guān)系，如圖9.1(b)中表所示。表中可看出:當(dāng)決定一件事情的所有條件全部具備時，該事件才發(fā)生；否則，該事件不會發(fā)生。這樣的因果關(guān)系稱為與邏輯關(guān)系，與邏輯運算又稱為邏輯乘運算。

5、圖 9.1 2.與門電路實現(xiàn)與邏輯關(guān)系運算的電路稱為與門電路，其電路符號如圖9.1(c)所示。圖中A、B為輸入信號(可多于兩個的輸入信號)；Y為輸出信號，輸出信號只能有一個。與門電路可用簡單的二極管電路來實現(xiàn)，如圖9.2中電路。設(shè):輸入信號A和B為1時的電平為3V，為0時為零電平(硅管為0.7V，鍺管為0.3V)。 從電路中可看出: 不管A和B是1還是0，VD1和VD2導(dǎo)通。Y均為0只在A和B均為1時，才有Y為1(Y的輸出電壓約3.7V，為高電平)。否則，若有一個二極管為0(低電平)，圖9.2VD1VD29.1.2 或邏輯運算1.邏輯運算: 圖9.3(a)所示連接。在A和B中至少有一個閉合的情

6、況下，燈泡Y就會亮。對燈泡Y來說，開關(guān)A和B與燈泡Y亮的關(guān)系稱為邏輯“或”的關(guān)系。用邏輯代數(shù)的表示式可寫成Y = A + B(9-2)式中的“+”表示“或”運算. 把開關(guān)的狀態(tài)視為自變量，燈的狀態(tài)(亮或滅)視為因變量，它們之間存在有四種因果的邏輯關(guān)系如圖9.3(b)表所示?；蜻壿嬤\算表明：在決定一事件的各個條件中，只要具備一個或一個以上的條件，該事件就會發(fā)生?；蜻壿嬤\算又稱為邏輯加運算。圖9.3(c)所示是或邏輯運算的或門符號。圖 9.3 2.或門電路 實現(xiàn)或邏輯關(guān)系運算的電路稱為或門電路. 或門電路可用簡單的二極管電路來實現(xiàn)，如圖9.4電路。當(dāng) A輸入信號為1時(如高電平3V)， B輸入信號

7、為0 則A端的電平比B端高，二極管V1優(yōu)先導(dǎo)通， Y輸出端的電平位2.3V，Y端為1。 此時，二極管V2因承受反向電壓而截止。 當(dāng)輸入信號A和B均為1時，輸出端Y為1。 當(dāng)輸入信號A和B均為0時，輸出端Y才為0 (-0.7V)。圖 9.4VD2VD1 9.1.3 非邏輯運算1.非邏輯運算:圖9.5(a) 開關(guān)A不閉合，燈泡Y亮。 開關(guān)A閉合，燈泡Y則滅。A與Y的關(guān)系稱為邏輯“非”的關(guān)系。用邏輯式可寫成(9-3)式中的上“-”表示“非“運算，式(9-4)讀成Y等于A非。也可讀成A反。非邏輯關(guān)系如圖9.5(b)中表所示。圖9.5(c)所示是非邏輯運算的非門符號。圖 9.52.非門電路 實現(xiàn)非邏輯關(guān)

8、系運算的電路稱為非門電路， 非門電路可用簡單的三極管電路來實現(xiàn)，如圖9.6中電路。 非門電路只有一個輸入端A。當(dāng)A為1時(高電平3V)，Y為0(輸出電壓0.3伏)；當(dāng)A為0時(零電平)，三極管VT截止， Y為1(輸出電壓接近UCC)。 信號的高、低電平表示“1”和“0”?！?”是“0”的反面，“0”也是“1”的反面。用邏輯關(guān)系可表示為 (9-4) 所以非門電路亦稱為反相器。圖 9.6VT9.2 集成邏輯門電路 邏輯門電路包括與門、或門、非門以及由它們組合成的與非、或非等門電路。 常用的門電路有兩種類型：TTL門電路和CMOS門電路。9.2.1 TTL門電路晶體管-晶體管邏輯門電路(Transi

9、stor Transistor Logic),簡稱TTL門電路。1.TTL與非門電路的組成:電路如圖9.8(a) , 圖9.7(b)是與非門電路符號。 由多射極晶體管T1和電阻R1組成TTL電路的輸入級。T2和電阻R2、R3組成中間級。T3、T4、T5晶體管和電阻R4構(gòu)成推拉式輸出級。圖 9.8VT5VT1VT2VT3VT42.TTL與非門電路的工作原理(1)當(dāng)A、B、C中有一個或一個以上為低電平(0.3V，0態(tài))時，接0態(tài)的發(fā) 射結(jié)正向偏置并導(dǎo)通，此時VT1的基極電平為0.3V+0.7V=1V，VT2和VT5處于截止?fàn)顟B(tài)。VT2的集電極電平接近于電源電壓UCC，使得VT3和VT4導(dǎo)通，輸出端

10、為高電平，即UY =UCC IB3R2 UBE3 UBE4 UCC UBE3 UBE4，若UCC = 5V，則UY=3.6V。 (2)當(dāng)A、B、C全為1態(tài)時，UCC使VT1的集電結(jié)、VT2的發(fā)射結(jié)、VT5的發(fā)射結(jié)正向偏置并導(dǎo)通。三個結(jié)電壓降均為0.7V，VT1的基極電平被鉗制在2.1V，T1的集電極電平為1.4V，VT1的所有發(fā)射結(jié)反向偏置并截止。此時UB3 = UC2 = UCE2(sat)+ UBE5 = 0.3V + 0.7V = 1V 該電壓不足以同時驅(qū)動VT3、VT4晶體管，VT3、VT4截止。VT2的發(fā)射極向VT5提供足夠的基極電流，VT5處于飽和導(dǎo)通，UY = UCE5(sat)

11、= 0.3V，為低電平。邏輯關(guān)系式為:(9-5)與非門的邏輯關(guān)系如由表9.1所示。表 9.13.TTL與非門的主要特性(1)電壓傳輸特性是指：輸出電壓跟隨輸入電 壓變化的關(guān)系可用一條曲線定 量表示，如右圖9.9所示。 電壓傳輸特性曲線共分四段。AB段：ui1.3V，T3和T4趨向截止，T2、T5導(dǎo)通趨向飽和。當(dāng)ui = 1.4V時，輸出電平迅速下降到0.3V。這一段稱為轉(zhuǎn)折區(qū)。DE段：當(dāng)ui 1.4V，輸出電平在0.3V。T5飽和導(dǎo)通。通常稱與非門處于飽和狀態(tài)。 稱此段為飽和區(qū)(2)幾個主要特性參數(shù)輸出高電平UOH = 3.6V。輸出低電平UOL = 0.3V。開門電平和關(guān)門電平在保證輸出為額

12、定低電平(0.3V)的條件下，允許輸入高電平的最低值稱為開門電平UON。一般認為開門電平UON值1.8V。在保證輸出為額定高電平(3V)的90%條件下，即2.7V，允許輸入低電平的最高值稱為關(guān)門電平UOFF。一般認為關(guān)門電平UOFF0.8V。閥值電壓(門檻電壓)閥值電壓UTH是指：電壓傳輸特性曲線的轉(zhuǎn)折區(qū)所對應(yīng)的輸入電壓,稱為門檻電壓. 轉(zhuǎn)折區(qū)輸入電壓是一個區(qū)域范圍，常取UTH =1.4V。扇出系數(shù)扇出系數(shù)NO是指一個TTL與非門正常工作時能驅(qū)動同類門的最大數(shù)目。一般地NO 8。傳輸延遲時間晶體管作為開關(guān)，導(dǎo)通與截止間狀態(tài)的轉(zhuǎn)換都存在著延遲、存儲、上升和下降。使輸入信號電平發(fā)生變化到輸出信號電

13、平變化之間存在一段延遲(或滯后)時間，即存在導(dǎo)通延遲時間tPHL和截止延遲時間tPLH。如圖9.10所示。傳輸延遲時間是用平均傳輸延遲時間表式,定義為tph=(tPHL-tPLH)/2平均傳輸延遲時間的大小反映了TTL與非門的開關(guān)特性，主要說明了它的工作速度4.其他類型的TTL門電路(1)集電極開路的與非門(OC門)在數(shù)字系統(tǒng)中，常要求將幾個與非門的輸出并聯(lián)實現(xiàn)與的功能，即實現(xiàn)“線與”的邏輯。上述的TTL與非門電路，當(dāng)一個門電路輸出高電平而另一個門電路輸出低電平時，會產(chǎn)生一個很大的電流從截止門的T4管流到導(dǎo)通門的T5管。這個電流不僅會使輸出電平抬高，邏輯混亂，還會使導(dǎo)通門功耗過大而損壞門電路，

14、如圖9.11所示。圖 9.11VT5VT3VT4VT3VT4VT5圖9.12(a)中，因輸出管T5的集電極是懸空的，故稱為集電極開路與非門，簡稱OC門。OC門的電路符號如圖9.12(b)所示。用兩個OC門并聯(lián)，可實現(xiàn)“線與”的邏輯。如圖9.13所示，該電路邏輯功能為:利用OC門的線與可實現(xiàn)與或非的邏輯關(guān)系。圖 9.12圖 9.13 (2)三態(tài)TTL門普通門電路只有兩種狀態(tài)：邏輯1和邏輯0，這兩種狀態(tài)都以低阻輸出。在普通門電路上增加控制端EN和控制電路而組成的。圖9.14(a)電路中： 當(dāng)EN為0時，即是VT1相應(yīng)的發(fā)射極電位，VT2和VT5截止。 由于Z點是低電平，VD導(dǎo)通，VT2的集電極電平

15、被鉗位于1V左右， 使得VT3和VT4截止。此時，VT5和VT4都截止，輸出端呈現(xiàn)高阻狀態(tài)。當(dāng)EN為)時，Z點為高電平，VD截止不影響電路的工作。電路實現(xiàn)正常的與非門功能，三態(tài)門的電路符號如圖9.14(b)所示。圖 9.14VT1VT2VT3VT4VT5VD高阻狀態(tài)意味著輸出端相當(dāng)于懸空?？煽闯傻谌N狀態(tài)高阻狀態(tài)，三態(tài)TTL門邏輯狀態(tài)如表9.2所示。9.2.2 CMOS門電路以場效應(yīng)晶體管為基礎(chǔ)的集成電路 (1)CMOS非門電路1）CMOS非門電路結(jié)構(gòu)：圖9.15所示。用增強型NMOS管作為驅(qū)動管VT1，用增強型PMOS管作為負載管VT2，制作在同一硅晶片上，并將兩管柵極相連接，引出并作為輸入

16、端A；又把兩管漏極相連接，引出并作為輸出端Y。這樣形成了兩管互補對稱的連接結(jié)構(gòu)。2）CMOS非門電路使用：將驅(qū)動管VT1的源極接地，負載管VT2的源極接正電源UDD。電路能正常工作時，PMOS管T2的開啟電壓UGS(th)P0，(典型值UGS(th)N=2.0V)；而電源電壓要取UDD UGS(th)P+UGS(th)N，一般取UDD =5V。圖 9.15VT2VT13）工作原理：當(dāng)A狀態(tài)為0(低電平0V)時：驅(qū)動管VT1的柵源UGS = 0而截止，其源-漏間相當(dāng)于一個大于109的截止電阻。VT2的柵源電壓UGS = UA-UDD = 0V5V=5V，作為負載管的VT2導(dǎo)通，輸出電壓UY=5V

17、，高電平，輸出端狀態(tài)為1。當(dāng)A狀態(tài)為1(高電平+5V)時：VT1的柵源電壓UGS = 5V并導(dǎo)通，VT2的柵源電壓UGS =0并截止。因驅(qū)動管T1導(dǎo)通，輸出端輸出低電平(約為0V)，故輸出端狀態(tài)為0。邏輯關(guān)系為VT2VT1(2)CMOS與非門電路圖9.16所示。電路中由兩只串聯(lián)的增強型NMOS管VT1 和VT2作為驅(qū)動管，兩只并聯(lián)的增強型PMOS管VT3和VT4作為負載管，而負載管和驅(qū)動管又相互串聯(lián)。當(dāng)A和B為高電平時，VT1 和VT2都導(dǎo)通，Y與地電阻很小，電壓?。煌瑫r，并VT3 和VT4則不能開啟，處于截止?fàn)顟B(tài)，電源UDD到Y(jié)之間呈現(xiàn)大電阻，電源UDD的電壓主要都降落在VT3和VT4管上。

18、輸出端Y的狀態(tài)為0(低電平)。圖 9.16VT2VT1VT4VT3當(dāng)A和B.中有一個低電平時，VT1 和VT2有一個截止。Y與地之間的電阻就非常大。此時，與之相連接的負載管導(dǎo)通。并聯(lián)的負載管若有一只導(dǎo)通，電源UDD到Y(jié)之間電壓小。所以，UDD電壓都降落在Y與地之間，Y的狀態(tài)為1(高電平)。由上得CMOS與非門電路邏輯關(guān)系為：圖 9.16VT2VT1VT4VT3(3)CMOS或非門電路圖9.17所示。電路中由兩只并聯(lián)的增強型NMOS管VT1 和VT2作為驅(qū)動管，兩只串聯(lián)的增強型PMOS管VT3 和VT4作為負載管，而負載管和驅(qū)動管又相串聯(lián)。當(dāng)A和B有一個高電平時，相應(yīng)連接的負載管截止，呈現(xiàn)出大電

19、阻。此時，與高電平相連的驅(qū)動管導(dǎo)通。兩只并聯(lián)的驅(qū)動管如有一個導(dǎo)通，輸出端與地之間的電阻就非常小，Y端為低電平。圖 9.17VT2VT1VT4VT3當(dāng)A和B全為低電平時，驅(qū)動管T1 和T2都截止，輸出端與地之間的電阻很大；而此時，并聯(lián)的負載管VT3 和VT4則開啟，都處于導(dǎo)通狀態(tài)，電源UDD到輸出端Y之間呈現(xiàn)出小電阻，電源UDD的電壓主要都降落在驅(qū)動管上。所以，輸出端Y的狀態(tài)為1(高電平)。由上得出CMOS或非門電路邏輯關(guān)系為：VT2VT1VT4VT3 (4)CMOS傳輸門 1). CMOS傳輸門的電路基本形式和邏輯符號. 下頁.圖9.18由PMOS管和NMOS管并聯(lián)互補組成的。PMOS管TP的

20、源極和NMOS管TN的漏極相連接，作為傳輸門輸入(輸出)端。PMOS管TP的漏極和NMOS管TN的源極相連接，作為傳輸門輸出(輸入)端。兩個柵極分別受一對控制信號C和的控制。2).傳輸 設(shè)控制信號C高電平為UDD，低電平為0V， 且電路中電源電壓滿足UDD UGS(th)P+UGS(th)N。當(dāng)控制信號C=0V時，NMOS管和PMOS管都截止，輸入和輸出間呈現(xiàn)高阻抗(大于109)，傳輸門截止。當(dāng)控制信號C=UDDV時: 若ui接近于UDD，TN管的UGS0并截止，TP管的UGS= -UDD并導(dǎo)通； 若ui接近于0V，TN管的UGS5V并導(dǎo)通，TP管的UGS= 0并截止。 若ui接近于UDD/2

21、，TN管和TP管都導(dǎo)通。因此，ui在(0UDD)之間時，總有一個管子導(dǎo)通，使輸出和輸入之間呈現(xiàn)低阻抗(小于103)，這時候傳輸門導(dǎo)通。9.3 邏 輯 函 數(shù)數(shù)字邏輯電路中輸入輸出間各自具有一定邏輯關(guān)系，需用邏輯代數(shù)來描述。邏輯代數(shù)是用來分析和設(shè)計邏輯電路的數(shù)學(xué)工具。9.3.1 邏輯代數(shù)邏輯量僅有0和1，是兩個邏輯狀態(tài)。邏輯變量用字母表示，僅有0和1取值。邏輯代數(shù)只有三個基本運算：與運算、或運算和非運算。 必須按照邏輯規(guī)則-基本定律與法則來進行。1.邏輯代數(shù)的基本定律最基本的邏輯關(guān)系只有與、或、非三種。因此在邏輯代數(shù)中基本的邏輯運算也只有三種：與運算(簡稱乘法運算)、或運算(簡稱加法運算)、非運

22、算(簡稱求反運算)。根據(jù)這三種運算可以推導(dǎo)出邏輯運算的有關(guān)定律。A2.三項基本法則(1)代入規(guī)則在任一邏輯等式中，如果等式兩邊所有出現(xiàn)某一變量的地方，都代之以一個邏輯數(shù)，則等式仍然成立，該規(guī)則稱為代入規(guī)則。(2)反演規(guī)則已知一邏輯函數(shù)Y，如果將Y中所有的“”換成“+”，所有的“+” 換成“”，把所有“0”換成“1”，把所有的“1” 成“0”，把原變量換成反變量，把反變量換成原變量，就可得到原邏輯函數(shù)Y的反函數(shù)，即反演規(guī)則。(3)對偶規(guī)則若將邏輯函數(shù)表達式Y(jié)中，所有的“+”換成“”，所有的“”換成“+”，把所有“0”換成“1”，把所有的“1” 換成“0”，而保持變量不變，則可得到一個新的邏輯函數(shù)

23、表達式Y(jié)。Y稱為Y的對偶表達式。9.3.2 邏輯函數(shù)表示法 - 真值表邏輯函數(shù)表示,常用的有真值表、邏輯表達式、卡諾圖和邏輯圖等。這四種方法有各自的列、寫、繪制特點，并且能進行相互轉(zhuǎn)換。 描述邏輯函數(shù)中各個變量取值組合與之對應(yīng)函數(shù)值的關(guān)系表格稱為真值表。邏輯真值表以數(shù)字表格的方式表示，輸入和輸出之間邏輯關(guān)系直觀、明了。在數(shù)字電路設(shè)計中，首先就是要列出真值表。 在寫邏輯函數(shù)的真值表時,首先列出各變量的值,然后分別代入邏輯函數(shù)的表示式進行運算,求出相應(yīng)的邏輯函數(shù)值。為了不使輸入變量的取值產(chǎn)生遺漏和重復(fù)，變量的取值一般按照其二進制數(shù)遞增的順序排列。 邏輯函數(shù) Y=AB+BC+CA 的真值表?！纠}9

24、.2】從三個地點各自獨立控制一盞路燈， 試列出邏輯真值表?！窘狻坑肁、B、C三個變量代表三地點的控制開關(guān)。取值為0時，代表開關(guān)斷開；取值為1，代表開關(guān)閉合。用Y表示路燈，Y=0時燈滅；Y=1時燈亮。以此列出其邏輯真值表，如表9.4所示。9.3.3 邏輯函數(shù)表示法函數(shù)表達式1.函數(shù)表達式 是用與、或、非等運算表示邏輯函數(shù)中各個變量間邏輯關(guān)系的表示。例題9.2中的真值表9.4中，“燈亮”的四組組合，即函數(shù)值Y為1的組合為001，010，100，111。用變量表示分別為C，B，A，ABC。變量值為1的用原變量表示, 變量值為0的用其反變量表示，然后將函數(shù)值為1的每一個組合的乘積項相加，即可得到邏輯函數(shù)表達式。如這樣就得到的函數(shù)表達式，亦稱為標(biāo)準(zhǔn)與或式。在表達式中每