ISE開發(fā)環(huán)境使用的指南[FPGA開發(fā)實(shí)用教程

1、. .PAGE34 / NUMPAGES34第1節(jié) ISE套件的介紹與安裝4.1.1 ISE簡要介紹Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商，研發(fā)、制造并銷售應(yīng)用圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以與定義系統(tǒng)級(jí)功能的IP（Intellectual Property）核，長期以來一直推動(dòng)著FPGA技術(shù)的發(fā)展。Xilinx的開發(fā)工具也在不斷地升級(jí)，由早期的Foundation系列逐步發(fā)展到目前的ISE 9.1i系列，集成了FPGA開發(fā)需要的所有功能，其主要特點(diǎn)有：包含了Xilinx新型SmartCompile技術(shù)，可以將實(shí)現(xiàn)時(shí)間縮減2.5倍，能在最短的時(shí)間提供最高的性能，提供了一個(gè)功

2、能強(qiáng)大的設(shè)計(jì)收斂環(huán)境； 全面支持Virtex-5系列器件（業(yè)界首款65nm FPGA）； 集成式的時(shí)序收斂環(huán)境有助于快速、輕松地識(shí)別FPGA設(shè)計(jì)的瓶頸； 可以節(jié)省一個(gè)或多個(gè)速度等級(jí)的成本，并可在邏輯設(shè)計(jì)中實(shí)現(xiàn)最低的總成本。Foundation Series ISE具有界面友好、操作簡單的特點(diǎn)，再加上Xilinx的FPGA芯片占有很大的市場，使其成為非常通用的FPGA工具軟件。ISE作為高效的EDA設(shè)計(jì)工具集合，與第三方軟件揚(yáng)長補(bǔ)短，使軟件功能越來越強(qiáng)大，為用戶提供了更加豐富的Xilinx平臺(tái)。4.1.2 ISE功能簡介ISE的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載，涵蓋了FPGA開發(fā)的全

3、過程，從功能上講，其工作流程無需借助任何第三方EDA軟件。設(shè)計(jì)輸入：ISE提供的設(shè)計(jì)輸入工具包括用于HDL代碼輸入和查看報(bào)告的ISE文本編輯器（The ISE Text Editor），用于原理圖編輯的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于狀態(tài)機(jī)設(shè)計(jì)的StateCAD以與用于約束文件編輯的Constraint Editor等。 綜合：ISE的綜合工具不但包含了Xilinx自身提供的綜合工具XST，同時(shí)還可以嵌Mentor Graphics公司的LeonardoSpectrum和Synplicity公

4、司的Synplify，實(shí)現(xiàn)無縫。 仿真：ISE本身自帶了一個(gè)具有圖形化波形編輯功能的仿真工具HDL Bencher，同時(shí)又提供了使用Model Tech公司的Modelsim進(jìn)行仿真的接口。 實(shí)現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時(shí)序分析、管腳指定以與增量設(shè)計(jì)等高級(jí)功能。 下載：下載功能包括了BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)換為位流文件，還包括了ImPACT，功能是進(jìn)行設(shè)備配置和通信，控制將程序燒寫到FPGA芯片中去。 使用ISE進(jìn)行FPGA設(shè)計(jì)的各個(gè)過程可能涉與到的設(shè)計(jì)工具如表4-1所示。 表 4-1 ISE設(shè)計(jì)工具表4.1.3 ISE軟件的安裝 E9.1軟件安裝的基本硬

5、件要求如下：CPU在P III以上，存大于256M，硬盤大于4G的硬件環(huán)境安裝。為了更好地使用軟件，至少需要512M存，CPU的主頻在2GHz以上。本書使用的集成開發(fā)環(huán)境是ISE 9.1，仿真工具是ModelSim 6.2b，綜合工具為Synplify Pro 8.8。其中ISE、ModelSim軟件和Synplify軟件不同版本之間的差異不是很大，所以操作和設(shè)計(jì)結(jié)果的差別也是很小的。4.1.4 ISE軟件的基本操作 1ISE用戶界面 ISE9.1i的界面如圖4-6所示，由上到下主要分為標(biāo)題欄、菜單欄、工具欄、工程管理區(qū)、源文件編輯區(qū)、過程管理區(qū)、信息顯示區(qū)、狀態(tài)欄等8部分。圖4-6 ISE的

6、主界面標(biāo)題欄：主要顯示當(dāng)前工程的名稱和當(dāng)前打開的文件名稱。 菜單欄：主要包括文件（File）、編輯（Edit）、視圖（View）、工程（Project）、源文件（Source）、操作（Process）、窗口（Window）和幫助（Help）等8個(gè)下拉菜單。其使用方法和常用的Windows軟件類似。 工具欄：主要包含了常用命令的快捷按鈕。靈活運(yùn)用工具欄可以極方便用戶在ISE中的操作。在工程管理中，此工具欄的運(yùn)用極為頻繁。 工程管理區(qū)：提供了工程以與其相關(guān)文件的顯示和管理功能，主要包括源文件視圖（Source View），快照視圖（Snapshot View）和庫視圖（Library View）。

7、其中源文件視圖比較常用，顯示了源文件的層次關(guān)系?？煺帐钱?dāng)前工程的備份，設(shè)計(jì)人員可以隨時(shí)備份，也可以將當(dāng)前工程隨時(shí)恢復(fù)到某個(gè)備份狀態(tài)?？煺找晥D用于查看當(dāng)前工程的快照。執(zhí)行快照功能的方法是選擇菜單項(xiàng)Project | Take Snapshot。庫視圖則顯示了工程中用戶產(chǎn)生的庫的容。 源文件編輯區(qū)：源文件編輯區(qū)提供了源代碼的編輯功能。 過程管理區(qū)：本窗口顯示的容取決于工程管理區(qū)中所選定的文件。相關(guān)操作和FPGA設(shè)計(jì)流程緊密相關(guān)，包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和生成配置文件等。對(duì)某個(gè)文件進(jìn)行了相應(yīng)的處理后，在處理步驟的前面會(huì)出現(xiàn)一個(gè)圖標(biāo)來表示該步驟的狀態(tài)。信息顯示區(qū)：顯示ISE中的處理信息，如操作步

8、驟信息、警告信息和錯(cuò)誤信息等。信息顯示區(qū)的下腳有兩個(gè)標(biāo)簽，分別對(duì)應(yīng)控制臺(tái)信息區(qū)（Console）和文件查找區(qū)（Find in Files）。如果設(shè)計(jì)出現(xiàn)了警告和錯(cuò)誤，雙擊信息顯示區(qū)的警告和錯(cuò)誤標(biāo)志，就能自動(dòng)切換到源代碼出錯(cuò)的地方。 狀態(tài)欄：顯示相關(guān)命令和操作的信息。 2ISE菜單的基本操作 ISE所有的操作都可通過菜單完成，下面簡要介紹ISE的菜單命令以與功能。 （1）File菜單 File菜單的命令包括：New Project、Open Project、Open Examples、Close Project、Save Project As、New、Open、Save、Save As、Save

9、 All、Print Preview、Print、Recent Files、Recent Projects以與Exit等。 New Project命令：用于新建工程，是開始設(shè)計(jì)的第一步。ISE會(huì)為新建的工程創(chuàng)建一個(gè)和工程同名的文件夾，專門用于存放工程的所有文件。 Open Project命令：用于打開已有的ISE工程。高版本的ISE可以打開低版本的工程，但需要版本轉(zhuǎn)換，該轉(zhuǎn)換是單向的、不可逆的，因此需要做好版本備份。低版本的ISE不能打開高版本的ISE工程。 Open Examples命令：用于打開ISE提供的各種類型的示例。 Close Project命令：關(guān)閉當(dāng)前工程。如果關(guān)閉前未保存文件

10、，ISE會(huì)提示用戶保存后再退出。 Save Project As命令：可將整個(gè)工程另存為其他名字的工程，在大型開發(fā)中，常使用該命令來完成版本備份。 New命令：用于新建源文件，可生成原理圖、符號(hào)以與文本文件。文本文件另存為時(shí)可修改其后綴名，以生成.v或.vhd的源文件。 Open命令：用于打開所有Xilinx所支持的文件格式，便于用戶查看各類文件資源。 Save、Save As以與Save All命令：分別用于保存當(dāng)前源文件、另存為當(dāng)前源文件以與保存所有源文件。用戶要在開發(fā)當(dāng)中養(yǎng)成與時(shí)保存文件的習(xí)慣，避免代碼丟失。 Print Preview命令：用于打印預(yù)覽當(dāng)前文件，Print用于打印當(dāng)前文

11、件。 Recent Files命令：用于查看最近打開的文件。 Recent Projects命令：用于查看最近打開的工程。 Exit命令：用于退出ISE軟件。 （2）Edit菜單 Edit菜單的命令包括：Undo、Redo、Cut、Copy、Paste、Delete、Find、Find Next、Find in Files、Language Templates、Select All、Unselect All、Message Filters、Object Properties以與Preference等，大多數(shù)命令用于源代碼開發(fā)中。 Undo命令：用于撤銷當(dāng)前操作，返回到前一狀態(tài)。 Redo命令：

12、是Undo命令的逆操作，用于恢復(fù)被撤銷的操作。 Cut命令：剪貼選中的代碼, 快捷鍵為“CRTL+X”。 Copy命令：復(fù)制選中的代碼, 快捷鍵為“CRTL+C”。 Paste命令：粘貼剪貼和復(fù)制的代碼, 快捷鍵為“CRTL+V”。 Delete命令：刪除選中的代碼。 Find命令：查找選中的文字，或?qū)ふ以谄漭斎肟蛑休斎氲娜?，快捷鍵為“CRTL+F”。 Find Next命令：尋找下一個(gè)要查找的容，并跳至相應(yīng)的位置，快捷鍵為“F3 ”。 Language Templates命令：可打開語言模版，里面有豐富的學(xué)習(xí)資料，是非常完整的HDL語言幫助手冊(cè)，其地位類似于VisualC+的MSDN。 Se

13、lect All命令：選中所有的代碼，其快捷鍵為“CRTL+A”。 Unselect All命令：撤銷已選中的全部代碼，是Select All的逆操作。 Message Filter命令：過濾消息，只顯示用戶期望的消息。 Preference命令：用于設(shè)定ISE的啟動(dòng)參數(shù)以與運(yùn)行參數(shù)，有著眾多的設(shè)置項(xiàng)，最常用的就是第三方EDA軟件的關(guān)聯(lián)設(shè)置，將在第4.5節(jié)詳細(xì)介紹。 （3）View菜單 View菜單主要管理ISE軟件的視圖，不涉與FPGA開發(fā)中的任何環(huán)節(jié)，其中常用的命令有Layout Horizontally、Layout Vertically以與Restore Default Layout。

14、 Layout Horizontally命令：將水平地排列ISE主界面中過程管理區(qū)、過程管理區(qū)以與代碼編輯區(qū)等主要欄目。 Layout Vertically命令：將垂直地排列ISE主界面中過程管理區(qū)、過程管理區(qū)以與代碼編輯區(qū)等主要欄目。 Restore Default Layout命令：將恢復(fù)ISE默認(rèn)的主界面布局。 （4）Project菜單 Project菜單包含了對(duì)工程的各個(gè)操作，是設(shè)計(jì)中最常用的菜單之一，包括New Source、Add Source、Add Copy of source、Cleanup Project Files、Toggle Paths、Archive、Take Sn

15、apshot、Make Snapshot Current、Apply Project Properties以與Source Control命令。 New Source命令：用于向工程中添加源代碼，可以添加HDL源文件、IP Core以與管腳和時(shí)序約束文件。 Add Source命令：將已有的各類源代碼文件加入到工程中，Verilog模塊的后綴為.v，VHDL模塊的后綴為.vhd，IP core源文件為.xco文件或.xaw文件，約束文件的后綴為.ucf。 Add Copy of source命令，將目標(biāo)文件拷貝一份添加到工程中。 Cleanup Project Files命令：用于清空綜合和實(shí)

16、現(xiàn)過程所產(chǎn)生的文件和目錄。如果在EDIF設(shè)計(jì)模式中，只清空實(shí)現(xiàn)過程所產(chǎn)生的文件。 Toggle Paths命令：用于顯示或隱藏非工程文件夾中的遠(yuǎn)端源文件的路徑； Archive命令：用于壓縮當(dāng)前工程，包括所有的文件，默認(rèn)壓縮類型為.zip格式。 Take Snapshot命令：用于產(chǎn)生一個(gè)工程快照，即當(dāng)前目錄和遠(yuǎn)程資源的一個(gè)只讀記錄，常用于版本控制。 Make Snapshot Current命令：用戶恢復(fù)快照覆蓋當(dāng)前工程。由于該命令會(huì)將當(dāng)前工程刪除，所以使用前一定要做好數(shù)據(jù)備份工作。 Apply Project Properties命令：應(yīng)用工程屬性，會(huì)提示用于選擇相應(yīng)工程。 Source

17、Control常用于代碼的導(dǎo)入和導(dǎo)出，有Export和Import兩個(gè)子命令。 （4）Source菜單 Source菜單主要面向工程管理區(qū)，包含了對(duì)資源文件的各個(gè)操作，每個(gè)命令的操作也都可以在工程管理區(qū)單擊右鍵彈出的對(duì)話框中點(diǎn)擊實(shí)現(xiàn)，包括：Open、Set as Top Module、Use SmartGuide、New Partition、Delete Partition、Partition properties、Partition Force、Remove、Move to library以與Properties等命令。 Open命令：可打開所有類型的源文件，包括.v、.vhd、.xco、.

18、xaw以與.ucf等格式。 Set as Top Module命令：用于將選中的文件設(shè)置成頂層模塊。只有設(shè)置成頂層模塊，才能對(duì)其綜合、實(shí)現(xiàn)以與生成相應(yīng)的二進(jìn)制比特流文件。 Use SmartGuide命令：允許用戶在本次實(shí)現(xiàn)時(shí)利用上一次實(shí)現(xiàn)的結(jié)果，包括時(shí)序約束以與布局布線結(jié)果，可節(jié)省實(shí)現(xiàn)的時(shí)間，但前提是工程改動(dòng)不大。New Partition命令：新建分區(qū)，常用于區(qū)域約束。 Delete Partition命令：刪除區(qū)域約束的分區(qū) Partition properties命令：可設(shè)置分區(qū)屬性，詳細(xì)說明刻參考4.4.4節(jié)容。 Partition Force命令：包含“Force Synthesi

19、s Out-of-data”和“Force Implement Design Out-of-data”兩個(gè)指令，分別用于分區(qū)綜合和增量設(shè)計(jì)。 Remove命令：把選中的文件從工程中刪除，但仍保留在計(jì)算機(jī)硬盤上。 Move to library命令：將選中的源文件移動(dòng)到相應(yīng)的庫中，以便建立用戶文件庫。 Properties命令：查看源文件屬性，有Synthesis/Implementation Only、Simulation Only以與Synthesis/Imp+ Simulation三種類型，其中Simulation Only類文件只能仿真，不能被綜合。 （5）Process菜單 Proce

20、ss菜單包含了工程管理區(qū)的所有操作，每個(gè)命令的操作也都可以在過程管理區(qū)點(diǎn)擊相應(yīng)的圖標(biāo)實(shí)現(xiàn)，包括：Inmolement Top Module、Run、Rerun、Rerun All、Stop、Open Without Updating 以與Properties等命令。 Inmolement Top Module命令：完成頂層模塊的實(shí)現(xiàn)過程。 Run命令：在工程過程欄，選中不同的操作，點(diǎn)擊改命令，可分別啟動(dòng)綜合、轉(zhuǎn)換、映射、布局布線等過程。 Rerun命令：重新運(yùn)行Run指令執(zhí)行的容。 Rerun All命令：重新運(yùn)行所有Run指令執(zhí)行的容。 Stop命令：停止當(dāng)前操作，可中止當(dāng)前操作，包括綜合和

21、實(shí)現(xiàn)的任一步驟。 Open Without Updating命令：改指令用于打開相應(yīng)上一次完成的綜合或?qū)崿F(xiàn)過程所產(chǎn)生的文件。 Properties命令：在工程過程欄，選中不同的操作，點(diǎn)擊該命令，可設(shè)置不同階段的詳細(xì)參數(shù)。（6）Windows菜單 Windows菜單的主要功能是排列所有窗口，使其易看易管理。通過本菜單可以看到當(dāng)前打開的所有窗口，并能直接切換到某個(gè)打開的窗口。由于各命令操作簡單，不再介紹。 （7）Help菜單 Help菜單主要提供ISE所有幫助以與軟件管理操作，包括：Help Topics、Software Manuals、Xilinx on the Web、Tutorials、U

22、pdate Software Product Configuration、Tip of the Day、WebUpdata以與About命令。 Help Topics命令：點(diǎn)擊后，將自動(dòng)調(diào)用IE瀏覽器打開ISE的幫助文檔。 Software Manuals命令：點(diǎn)擊后，將自動(dòng)打開PDF文件，通過超到用戶感興趣的軟件使用文檔，其容比網(wǎng)頁形式的幫助文檔要豐富。 Xilinx on the Web命令：包括完整的Xilinx網(wǎng)絡(luò)資源，可根據(jù)需要點(diǎn)擊查看。 Tutorials 命令：包括本地快速入門ISE的說明文檔和Xilinx的入門教學(xué)容，可點(diǎn)擊查看。 Update Software Product

23、 Configuration 命令：用于更新ISE軟件的注冊(cè)ID，如果試用版用戶在試用期間購買了正版軟件，不用卸載再重新安裝，只需要通過該命令更換ID即可。 Tip of the Day命令：每天提示，可設(shè)置或關(guān)閉在每次啟動(dòng)ISE時(shí)，彈出對(duì)話框，列出ISE的最新功能和一個(gè)應(yīng)用技巧。 WebUpdata命令：點(diǎn)擊該命令，可自動(dòng)連接到Xilinx的官方，下載最近的軟件包并提示用戶安裝。 About命令：點(diǎn)擊該命令將彈出ISE的版本，包括主版本和升級(jí)號(hào)以與注冊(cè)ID。 第2節(jié) HDL代碼輸入4.2.1 新建工程 首先打開ISE，每次啟動(dòng)時(shí)ISE都會(huì)默認(rèn)恢復(fù)到最近使用過的工程界面。當(dāng)?shù)谝淮问褂脮r(shí)，由于此

24、時(shí)還沒有過去的工程記錄，所以工程管理區(qū)顯示空白。選擇FileNew Project選項(xiàng)，在彈出的新建工程對(duì)話框中的工程名稱中輸入“one2two”。在工程路徑中單擊Browse按鍵，當(dāng)工程放到指定目錄，如圖4-7所示。圖4-7 利用ISE新建工程的示意圖然后點(diǎn)擊“Next”進(jìn)入下一頁，選擇所使用的芯片類型以與綜合、仿真工具。計(jì)算機(jī)上所安裝的所有用于仿真和綜合的第三方EDA工具都可以在下拉菜單中找到，如圖4-8所示。在圖中，我們選用了Virtex4-10芯片，并且指定綜合工具為Synplify（Verilog），仿真工具選為ModelSin-SE mixed。圖4-8 新建工程器件屬性配置表再點(diǎn)

25、擊“Next”進(jìn)入下一頁，可以選擇新建源代碼文件，也可以直接跳過，進(jìn)入下一頁。第頁用于添加已有的代碼，如果沒有源代碼，點(diǎn)擊“Next”，進(jìn)入最后一頁，單擊確認(rèn)后，就可以建立一個(gè)完整的工程。4.2.2 代碼輸入 在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇“New Source”命令，會(huì)彈出如圖4-9所示的New Source對(duì)話框。 圖4-9 新建源代碼對(duì)話框左側(cè)的列表用于選擇代碼的類型，各項(xiàng)的意義如下所示：BMM File： ChipScope Definition and Connection File：在線邏輯分析儀ChipScope文件類型，具有獨(dú)特的優(yōu)勢和強(qiáng)大的功能，將在M進(jìn)

26、行討論。 IP（Coregen & Architecture Wizard）：由ISE的IP Core生成工具快速生成可靠的源代碼，這是目前最流行、最快速的一種設(shè)計(jì)方法，將在4.5節(jié)詳細(xì)討論。 MEM File： Implementation Constraints File：約束文件類型。 State Disgram：狀態(tài)圖類型。 Test Bench Wavaform：測試波形類型。 User Document：用戶文檔類型。 Verilog Module：Verilog模塊類型。 Verilog Test Fixture：Verilog測試模塊類型。 VHDL Module：VHDL模塊

27、類型。 VHDL Library：VHDL庫類型。 VHDL Packet：VHDL包類型。 VHDL Test Bench：VHDL測試模塊類型。 在代碼類型中選擇Verilog Module選項(xiàng)，在File Name文本框中輸入one2two，單擊Next進(jìn)入端口定義對(duì)話框，如圖4-10所示。圖4-10 Verilog模塊端口定義對(duì)話框其中Module Name就是輸入的“one2two”，下面的列表框用于對(duì)端口的定義?！癙ort Name”表示端口名稱，“Direction”表示端口方向（可以選擇為input、output或inout），MSB表示信號(hào)的最高位，LSB表示信號(hào)的最低位，對(duì)

28、于單位信號(hào)的MSB和LSB不用填寫。 定義了模塊端口后，單擊“Next”進(jìn)入下一步，點(diǎn)擊“Finish”按鍵完成創(chuàng)建。這樣，ISE會(huì)自動(dòng)創(chuàng)建一個(gè)Verilog模塊的例子，并且在源代碼編輯區(qū)打開。簡單的注釋、模塊和端口定義已經(jīng)自動(dòng)生成，所剩余的工作就是在模塊中實(shí)現(xiàn)代碼。填入的代碼如下： module one2two(x_in, flag, y1_out, y2_out); input 7:0 x_in; input flag; output 7:0 y1_out;output 7:0 y2_out; / 以下為手工添加的代碼 assign y1_out = flag ? x_in : 8b000

29、0_0000; assign y2_out = flag ? 8b0000_0000 : x_in; endmodule4.2.3 代碼模板的使用 ISE中嵌的語言模塊包括了大量的開發(fā)實(shí)例和所有FPGA語法的介紹和舉例，包括Verilog HDL/HDL的常用模塊、FPGA原語使用實(shí)例、約束文件的語法規(guī)則以與各類指令和符號(hào)的說明。語言模板不僅可在設(shè)計(jì)中直接使用，還是FPGA開發(fā)最好的工具手冊(cè)。在ISE工具欄中點(diǎn)擊 圖標(biāo)，或選擇菜單“Edit | Language Templates”，都可以打開語言模板，其界面如圖4-11所示。 圖4-11 ISE語言模版用戶界面界面左邊有4項(xiàng)：ABEL、UC

30、F 、Verilog以與VHDL，分別對(duì)應(yīng)著各自的參考資料。其中ABEL語言主要用于GAL和ISP等器件的編程，不用于FPGA開發(fā)。 以Verilog為例，點(diǎn)擊其前面的“+”號(hào)，會(huì)出現(xiàn)Common Constructs、Device Primitive Instantiation、Simulation Constructs、Synthesis Constructs以與User Templates 5個(gè)子項(xiàng)。其中第1項(xiàng)主要介紹Verilog開發(fā)中所用的各種符號(hào)的說明，包括注釋符以與運(yùn)算符等。第2項(xiàng)主要介紹Xilinx 原語的使用，可以最大限度地利用FPGA的硬件資源。第3項(xiàng)給出了程序仿真的所有指

31、令和語句的說明和示例。第4項(xiàng)給出了實(shí)際開發(fā)中可綜合的Verilog語句，并給出了大量可靠、實(shí)用的應(yīng)用實(shí)例， FPGA開發(fā)人員應(yīng)熟練掌握該部分容。User Templates項(xiàng)是設(shè)計(jì)人員自己添加的，常用于在實(shí)際開發(fā)中統(tǒng)一代碼風(fēng)格。 下面以調(diào)用全局時(shí)鐘緩沖器模版為例，給出語言模板的使用方法。在語言模板中，選擇“Device Primitive Instantiation FPGA Clock Components Clock Buffers Global Clock Buffer（BUFG）”，即可看到調(diào)用全局時(shí)鐘緩沖的示例代碼，如圖4-12所示。圖4-12 全局時(shí)鐘緩沖器的語言模板4.2.3 X

32、ilinx IP Core的使用1. Xilinx IP core基本操作 IP Core就是預(yù)先設(shè)計(jì)好、經(jīng)過嚴(yán)格測試和優(yōu)化過的電路功能模塊，如乘法器、FIR濾波器、PCI接口等，并且一般采用參數(shù)可配置的結(jié)構(gòu)，方便用戶根據(jù)實(shí)際情況來調(diào)用這些模塊。隨著FPGA規(guī)模的增加，使用IP core完成設(shè)計(jì)成為發(fā)展趨勢。 IP Core生成器（Core Generator）是Xilinx FPGA設(shè)計(jì)中的一個(gè)重要設(shè)計(jì)工具，提供了大量成熟的、高效的IP Core為用戶所用，涵蓋了汽車工業(yè)、基本單元、通信和網(wǎng)絡(luò)、數(shù)字信號(hào)處理、FPGA特點(diǎn)和設(shè)計(jì)、數(shù)學(xué)函數(shù)、記憶和存儲(chǔ)單元、標(biāo)準(zhǔn)總線接口等8大類，從簡單的基本設(shè)計(jì)

33、模塊到復(fù)雜的處理器一應(yīng)俱全。配合Xilinx的IP中心使用，能夠大幅度減輕設(shè)計(jì)人員的工作量，提高設(shè)計(jì)可靠性。 Core Generator最重要的配置文件的后綴是.xco，既可以是輸出文件又可以是輸入文件，包含了當(dāng)前工程的屬性和IP Core的參數(shù)信息。 啟動(dòng)Core Generato有兩種方法，一種是在ISE中新建IP類型的源文件，另一種是雙擊運(yùn)行開始 程序 Xilinx ISE 9.1i Accessories Core Generator。限于篇幅，本節(jié)只以調(diào)用加法器IP Core為例來介紹第一種方法。 在工程管理區(qū)單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source，選中IP類型，在F

34、ile Name文本框中輸入adder（注意：該名字不能出現(xiàn)英文的大寫字母），然后點(diǎn)擊Next按鍵，進(jìn)入IP Core目錄分類頁面，如圖4-13所示。 圖4-13 IP Core目錄分類頁面下面以加法器模塊為例介紹詳細(xì)操作。首先選中“Math Funcation Adder & Subtracter Adder Subtracter v7.0”，點(diǎn)擊“Next”進(jìn)入下一頁，選擇“Finish”完成配置。這時(shí)在信息顯示區(qū)會(huì)出現(xiàn)“Customizing IP.”的提示信息，并彈出一個(gè)“Adder Subtracter”配置對(duì)話框，如圖4-14所示。圖4-14 加法器IP Core配置對(duì)話框然后，選

35、中adder，設(shè)置位寬為16，然后點(diǎn)擊“Generate”，信息顯示區(qū)顯示Generating IP.，直到出現(xiàn)Successfully generated adder的提示信息。此時(shí)在工程管理區(qū)出現(xiàn)一個(gè)“adder.xco”的文件。這樣加法器的IP Core已經(jīng)生成并成功調(diào)用。 IP Core在綜合時(shí)被認(rèn)為是黑盒子，綜合器不對(duì)IP Core做任何編譯。IP Core的仿真主要是運(yùn)用Core Generator的仿真模型來完成的，會(huì)自動(dòng)生成擴(kuò)展名為.v的源代碼文件。設(shè)計(jì)人員只需要從該源文件中查看其端口聲明，將其作為一個(gè)普通的子程序進(jìn)行調(diào)用即可。下面給出加法器的應(yīng)用實(shí)例。 例4-1 調(diào)用加法器的

36、IP core，并用其實(shí)現(xiàn)圖4-15所示的2級(jí)加法樹。圖4-15 2級(jí)加法器示意圖按照本節(jié)介紹的步驟生成2個(gè)加法器的IP core Add16和Add17，前者用于實(shí)現(xiàn)第1級(jí)的加法，后者用于實(shí)現(xiàn)第2級(jí)加法，對(duì)應(yīng)的代碼為： module addertree(clk, a1, a2, b1, b2, c);input clk; input 15:0 a1; input 15:0 a2; input 15:0 b1; input 15:0 b2; output 17:0 c; wire 16:0 ab1, ab2; adder16 adder16_1(.A(a1), .B(a2), .Q(ab1),

37、 .CLK(clk); adder16 adder16_2(.A(b1), .B(b2), .Q(ab2), .CLK(clk); adder17 adder17(.A(ab1), .B(ab2), .Q(c), .CLK(clk);endmodule上述程序經(jīng)過綜合后，得到如圖4-16所示的RTL級(jí)結(jié)構(gòu)圖。圖4-16 2級(jí)加法樹的RTL結(jié)構(gòu)圖經(jīng)過ModelSim 6.2b仿真測試，得到的功能波形圖如圖4-17所示。由于每一級(jí)加法器會(huì)引入一個(gè)時(shí)鐘周期的延遲，因此，兩級(jí)加法器就會(huì)引入2個(gè)時(shí)鐘的周期，可以看出，仿真結(jié)果和設(shè)計(jì)分析的結(jié)果是一樣的。圖4-17 2級(jí)加法樹仿真結(jié)果示意圖Xilinx公司提

38、供了大量的、豐富的IP Core資源，究其本質(zhì)可以分為兩類：一是面向應(yīng)用的，和芯片無關(guān)；還有一種用于調(diào)用FPGA底層的宏單元，和芯片型號(hào)密切相關(guān)。下面分別對(duì)這兩類給出數(shù)字頻率合成器模塊DDS的調(diào)用實(shí)例。 2. DDS模塊IP Core的調(diào)用實(shí)例DDS算法原理 DDS技術(shù)是一種新的頻率合成方法，是頻率合成技術(shù)的一次革命，最早由JOSEPH TIERNEY等3人于1971年提出，但由于受當(dāng)時(shí)微電子技術(shù)和數(shù)字信號(hào)處理技術(shù)的限制，DDS技術(shù)沒有受到足夠重視，隨著數(shù)字集成電路和微電子技術(shù)的發(fā)展，DDS技術(shù)日益顯露出它的優(yōu)越性。 DDS的工作原理為：在參考時(shí)鐘的驅(qū)動(dòng)下，相位累加器對(duì)頻率控制字進(jìn)行線性累加，

39、得到的相位碼對(duì)波形存儲(chǔ)器尋址，使之輸出相應(yīng)的幅度碼，經(jīng)過模數(shù)轉(zhuǎn)換器得到相應(yīng)的階梯波，最后再使用低通濾波器對(duì)其進(jìn)行平滑，得到所需頻率的平滑連續(xù)的波形，其結(jié)構(gòu)如圖4-18所示。圖4-18 DDS的結(jié)構(gòu)框圖相位累加器由N位加法器與N位累加寄存器級(jí)聯(lián)構(gòu)成，結(jié)構(gòu)如圖4-19所示。每來一個(gè)時(shí)鐘脈沖fclk，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加。由此可

40、以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是DDS輸出的信號(hào)頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器（ROM）的相位取樣地址，這樣就可把存儲(chǔ)在波形存儲(chǔ)器的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。圖4-19 DDS相位累加器波形存儲(chǔ)器所儲(chǔ)存的幅度值與余弦信號(hào)有關(guān)。余弦信號(hào)波形在一個(gè)周期相位幅度的變化關(guān)系可以用圖4-20中的相位圓表示，每一個(gè)點(diǎn)對(duì)應(yīng)一個(gè)特定的幅度值。一個(gè)N位的相位累加器對(duì)應(yīng)著圓上 個(gè)相位點(diǎn)，其相位分辨率為 。若 ，則共有16種相位值與16種幅度值相對(duì)應(yīng)，并將相應(yīng)的幅度值存儲(chǔ)于波形

41、存儲(chǔ)器中，存儲(chǔ)器的字節(jié)數(shù)決定了相位量化誤差。在實(shí)際的DDS中，可利用正弦波的對(duì)稱性，可以將 圍的幅、相點(diǎn)減小到 以降低所需的存儲(chǔ)量，量化的比特?cái)?shù)決定了幅度量化誤差。圖4-20 三角函數(shù)相位與幅度的對(duì)應(yīng)關(guān)系波形存儲(chǔ)器的輸出送到 D/A 轉(zhuǎn)換器，D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。DDS 在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、高分辨力、相位連續(xù)性、正交輸出以與集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供的信號(hào)源優(yōu)于模擬信號(hào)源。 DDS模塊的輸出頻率 是系統(tǒng)工作頻率 、相位累

42、加器比特?cái)?shù)N以與頻率控制字K三者的一個(gè)函數(shù)，其數(shù)學(xué)關(guān)系由式(4.1)給出。 (4.1)它的頻率分辨率，即頻率的變化間隔為； (4.2)DDS IP Core的調(diào)用 DDS模塊IP Core的用戶界面如圖4-21所示。該IP Core支持余弦、正弦以與正交函數(shù)的輸出，旁瓣抑制比的圍從18dB 到115dB，最小頻率分辨率為0.02Hz，可同時(shí)獨(dú)立支持16個(gè)通道。其中的查找表既可以利用分布式RAM，也可利用塊RAM。圖4-21 DDS IP Core的用戶界面DDS模塊的信號(hào)端口說明如下：（1）CLK：輸入信號(hào)，DDS模塊的工作時(shí)鐘，對(duì)DDS輸出信號(hào)的頻率和頻率分辨率有很大的影響。即式(5.40)

43、中的 。 （2）A：輸入信號(hào)，由于DDS模塊的相位增量存儲(chǔ)器和相位偏置寄存器共用一個(gè)數(shù)據(jù)通道，A端口信號(hào)用于片選相位增量寄存器和偏置寄存器。當(dāng)A端口的最高位為1時(shí)，相位偏置寄存器被選中；當(dāng)其為0時(shí)，則選中相位增量寄存器。其余的低4位比特用于片選DDS的輸出通道，最多可以輸出 16路信號(hào)。 （3）WE：輸入信號(hào)，寫有效控制信號(hào)，高有效。只有當(dāng)WE為高時(shí)，DATA端口的數(shù)值才能被寫入相應(yīng)的寄存器中。 （4）DATA：輸入信號(hào)，時(shí)分復(fù)用的數(shù)據(jù)總線，用于配置相位增量寄存器和相位偏置寄存器。 （5）ACLR：輸入信號(hào)，異步的清空信號(hào)，高有效。當(dāng)ACLR等于1時(shí)，DDS模塊部所有的寄存器都被清空，RDY信

44、號(hào)也會(huì)被拉低。 （6）SCLR：輸入信號(hào)，同步的清空信號(hào)，高有效。當(dāng)SCLR等于1時(shí)，DDS模塊部所有的寄存器都被清空，RDY信號(hào)也會(huì)被拉低。 （7）RDY：輸出信號(hào)，輸出握手信號(hào)。當(dāng)其為高時(shí)，標(biāo)志輸出信號(hào)已經(jīng)準(zhǔn)備好。 （8）CHANNEL：輸出信號(hào)，輸出通路的下標(biāo)。用于表明當(dāng)前時(shí)刻輸出端為哪一路輸出，其位寬由通道數(shù)決定。 （9）SINE：輸出信號(hào)，用于輸出正弦的時(shí)間序列。 （10）COSINE：輸出信號(hào)，用于輸出余弦的時(shí)間序列。例4-2 使用DDS IP Core實(shí)例化一個(gè)4MHz，分辨率為0.1Hz，帶外抑制比為60dB的正、余弦信號(hào)發(fā)生器，假設(shè)工作時(shí)鐘為100MHz。 IP Core直接

45、生成DDS的Verilog模塊接口為： module mydds( DATA, WE, A, CLK, SINE, COSINE ); / synthesis black_box input 27 : 0 DATA; input WE; input 4 : 0 A; input CLK; output 9 : 0 SINE; output 9 : 0 COSINE; endmodule 在使用時(shí)，直接調(diào)用mydds模塊即可，如 module dds1(DATA, WE, A, CLK, SINE, COSINE); input 27 : 0 DATA; /經(jīng)過計(jì)算，DATA= 10737418

46、. input WE; input 4 : 0 A; input CLK; output 9 : 0 SINE; output 9 : 0 COSINE; mydds mydds1( .DATA(DATA), .WE(WE), .A(A), .CLK(CLK), .SINE(SINE), .COSINE(COSINE) ); endmodule 上述程序經(jīng)過綜合后，得到如圖4-22所示的RTL級(jí)結(jié)構(gòu)圖。圖4-22 DDS模塊的RTL結(jié)構(gòu)圖經(jīng)過ModelSim仿真測試，得到的功能波形圖如圖4-23所示：圖4-23 DDS模塊的局部功能仿真波形圖注意：經(jīng)過筆者大量驗(yàn)證發(fā)現(xiàn)，在ISE 8.2版中使用

47、DDS IP core時(shí)，只有采用wire型的變量控制DDS才能在ModelSim中得到正確結(jié)果，使用reg型的變量不能成功操控該IP core。第3節(jié) 基于ISE的開發(fā)流程本節(jié)所有的講解都以例4-3所示的代碼為基礎(chǔ)展開。 例4-3 ISE開發(fā)流程演示代碼，將輸入的數(shù)據(jù)加1寄存并輸出。 module test(clk, din, dout); input clk; input 7:0 din; output 7:0 dout; reg 7:0 dout; always (posedge clk) begin dout = din + 1; end endmodule4.3.1 基于Xilinx

48、 XST的綜合 所謂綜合，就是將HDL語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接（網(wǎng)表），并根據(jù)目標(biāo)和要求（約束條件）優(yōu)化所生成的邏輯連接，生成EDF文件。XST嵌在ISE 3以后的版本中，并且在不斷完善。此外，由于XST是Xilinx公司自己的綜合工具，對(duì)于部分Xilinx芯片獨(dú)有的結(jié)構(gòu)具有更好的融合性。 完成了輸入、仿真以與管腳分配后就可以進(jìn)行綜合和實(shí)現(xiàn)了。在過程管理區(qū)雙擊Synthesize-XST，如圖4-24所示，就可以完成綜合，并且能夠給出初步的資源消耗情況。圖4-25給出了模塊所占用的資源。圖4-24 設(shè)計(jì)綜合窗口圖4-25 綜合結(jié)果報(bào)告綜

49、合可能有3種結(jié)果：如果綜合后完全正確，則在Synthesize-XST前面有一個(gè)打鉤的綠色小圈圈；如果有警告，則出現(xiàn)一個(gè)帶感嘆號(hào)的黃色小圓圈，如本例所示；如果有錯(cuò)誤，則出現(xiàn)一個(gè)帶叉的紅色小圈圈。綜合完成之后，可以通過雙擊View RTL Schematics來查看RTL級(jí)結(jié)構(gòu)圖，察看綜合結(jié)構(gòu)是否按照設(shè)計(jì)意圖來實(shí)現(xiàn)電路。ISE會(huì)自動(dòng)調(diào)用原理圖編輯器ECS來瀏覽RTL結(jié)構(gòu)，所得到的RTL結(jié)構(gòu)圖如圖4-26所示，綜合結(jié)果符合設(shè)計(jì)者的意圖，調(diào)用了加法器和寄存器來完成邏輯。圖4-26 經(jīng)過綜合后的RTL級(jí)結(jié)構(gòu)圖一般在使用XST時(shí)，所有的屬性都采用默認(rèn)值。其實(shí)XST對(duì)不同的邏輯設(shè)計(jì)可提供豐富、靈活的屬性配

50、置。下面對(duì)ISE9.1中嵌的XST屬性進(jìn)行說明。打開ISE中的設(shè)計(jì)工程，在過程管理區(qū)選中“Synthesis XST”并單擊右鍵，彈出界面如圖4-27所示。 圖4-27 綜合選項(xiàng)由圖4-27可以看出，XST配置頁面分為綜合選項(xiàng)（Synthesis Options）、HDL語言選項(xiàng)（HDL Options）以與Xilinx特殊選項(xiàng)（Xilinx Specific Options）等三大類，分別用于設(shè)置綜合的全局目標(biāo)和整體策略、HDL硬件語法規(guī)則以與Xilinx特有的結(jié)構(gòu)屬性。綜合選項(xiàng)參數(shù) 綜合參數(shù)配置界面如圖4-27所示，包括8個(gè)選項(xiàng)，具體如下所列： Optimization Goal：優(yōu)化的目

51、標(biāo)。該參數(shù)決定了綜合工具對(duì)設(shè)計(jì)進(jìn)行優(yōu)化時(shí)，是以面積還是以速度作為優(yōu)先原則。面積優(yōu)先原則可以節(jié)省器件部的邏輯資源，即盡可能地采用串行邏輯結(jié)構(gòu)，但這是以犧牲速度為代價(jià)的。而速度優(yōu)先原則保證了器件的整體工作速度，即盡可能地采用并行邏輯結(jié)構(gòu)，但這樣將會(huì)浪費(fèi)器件部大量的邏輯資源，因此，它是以犧牲邏輯資源為代價(jià)的。 Optimization Effort：優(yōu)化器努力程度。這里有normal和high兩種選擇方式。對(duì)于normal，優(yōu)化器對(duì)邏輯設(shè)計(jì)僅僅進(jìn)行普通的優(yōu)化處理，其結(jié)果可能并不是最好的，但是綜合和優(yōu)化流程執(zhí)行地較快。如果選擇high，優(yōu)化器對(duì)邏輯設(shè)計(jì)進(jìn)行反復(fù)的優(yōu)化處理和分析，并能生成最理想的綜合和優(yōu)

52、化結(jié)果，在對(duì)高性能和最終的設(shè)計(jì)通常采用這種模式；當(dāng)然在綜合和優(yōu)化時(shí)，需要的時(shí)間較長。 Use Synthesis Constraints File：使用綜合約束文件。如果選擇了該選項(xiàng)，那么綜合約束文件XCF有效。 Synthesis Constraints File：綜合約束文件。該選項(xiàng)用于指定XST綜合約束文件XCF的路徑。 Global Optimization Goal：全局優(yōu)化目標(biāo)?？梢赃x擇的屬性包括有AllClockNets、Inpad To Outpad、Offest In Before、Offest Out After、Maximm Delay。該參數(shù)僅對(duì)FPGA器件有效，可用于

53、選擇所設(shè)定的寄存器之間、輸入引腳到寄存器之間、寄存器到輸出引腳之間，或者是輸入引腳到輸出引腳之間邏輯的優(yōu)化策略。 Generate RTL Schematic：生成寄存器傳輸級(jí)視圖文件。該參數(shù)用于將綜合結(jié)果生成RTL視圖。 Write Timing Constraints：寫時(shí)序約束。該參數(shù)僅對(duì)FPGA有效，用來設(shè)置是否將HDL源代碼中用于控制綜合的時(shí)序約束傳給NGC網(wǎng)表文件，該文件用于布局和布線。 Verilog 2001：選擇是否支持Verilog 2001版本。? HDL語言選項(xiàng) HDL語言選項(xiàng)的配置界面如圖4-28所示，包括16個(gè)選項(xiàng)，具體如下所列：圖4-28 HDL語言選項(xiàng)的配置界面

54、選項(xiàng)FSM Encoding Algorithm：有限狀態(tài)機(jī)編碼算法。該參數(shù)用于指定有限狀態(tài)機(jī)的編碼方式。選項(xiàng)有Auto、One-Hot、Compact、Sequential、Gray、Johnson、User、Speed1、None編碼方式，默認(rèn)為Auto編碼方式。 Safe Implementation：將添加安全模式約束來實(shí)現(xiàn)有限狀態(tài)機(jī)，將添加額外的邏輯將狀態(tài)機(jī)從無效狀態(tài)調(diào)轉(zhuǎn)到有效狀態(tài)，否則只能復(fù)位來實(shí)現(xiàn)，有Yes、No兩種選擇，默認(rèn)為No。Case Implementation Sytle：條件語句實(shí)現(xiàn)類型。該參數(shù)用于控制XST綜合工具解釋和推論Verilog的條件語句。其中選項(xiàng)有No

55、ne、Full、Parallel、Full-Parallel，默認(rèn)為None。 對(duì)于這四種選項(xiàng)，區(qū)別如下：（1）None，XST將保留程序中條件語句的原型，不進(jìn)行任何處理；（2）Full，XST認(rèn)為條件語句是完整的，避免鎖存器的產(chǎn)生；（3）Parallel，XST認(rèn)為在條件語句中不能產(chǎn)生分支，并且不使用優(yōu)先級(jí)編碼器；（4）Full-Parallel，XST認(rèn)為條件語句是完整的，并且在部沒有分支，不使用鎖存器和優(yōu)先級(jí)編碼器。 RAM Extraction：存儲(chǔ)器擴(kuò)展。該參數(shù)僅對(duì)FPGA有效，用于使能和禁止RAM宏接口。默認(rèn)為允許使用RAM宏接口。 RAM Style：RAM實(shí)現(xiàn)類型。該參數(shù)僅對(duì)F

56、PGA有效，用于選擇是采用塊RAM還是分布式RAM來作為RAM的實(shí)現(xiàn)類型。默認(rèn)為 Auto。 ROM Extraction：只讀存儲(chǔ)器擴(kuò)展。該參數(shù)僅對(duì)FPGA有效，用于使能和禁止只讀存儲(chǔ)器ROM宏接口。默認(rèn)為允許使用ROM宏接口。 ROM Style：ROM實(shí)現(xiàn)類型。該參數(shù)僅對(duì)FPGA有效，用于選擇是采用塊RAM還是分布式RAM來作為ROM的實(shí)現(xiàn)和推論類型。默認(rèn)為Auto。 Mux Extraction：多路復(fù)用器擴(kuò)展。該參數(shù)用于使能和禁止多路復(fù)用器的宏接口。根據(jù)某些定的算法，對(duì)于每個(gè)已識(shí)別的多路復(fù)用/選擇器，XST能夠創(chuàng)建一個(gè)宏，并進(jìn)行邏輯的優(yōu)化?？梢赃x擇Yes、No和Force中的任何一種

57、，默認(rèn)為Yes。 Mux Style：多路復(fù)用實(shí)現(xiàn)類型。該參數(shù)用于胃宏生成器選擇實(shí)現(xiàn)和推論多路復(fù)用/選擇器的宏類型?？梢赃x擇Auto、MUXF和MUXCY中的任何一種，默認(rèn)為Auto。 Decoder Extraction：譯碼器擴(kuò)展。該參數(shù)用于使能和禁止譯碼器宏接口，默認(rèn)為允許使用該接口。 Priority Encoder Extraction：優(yōu)先級(jí)譯碼器擴(kuò)展。該參數(shù)用于指定是否使用帶有優(yōu)先級(jí)的編碼器宏單元。 Shift Register Extraction：移位寄存器擴(kuò)展。該參數(shù)僅對(duì)FPGA有效，用于指定是否使用移位寄存器宏單元。默認(rèn)為使能。 Logical Shifter Extra

58、ction：邏輯移位寄存器擴(kuò)展。該參數(shù)僅對(duì)FPGA有效，用于指定是否使用邏輯移位寄存器宏單元。默認(rèn)為使能。 XOR Collapsing：異或邏輯合并方式。該參數(shù)僅對(duì)FPGA有效，用于指定是否將級(jí)聯(lián)的異或邏輯單元合并成一個(gè)大的異或宏邏輯結(jié)構(gòu)。默認(rèn)為使能。 Resource Sharing：資源共享。該參數(shù)用于指定在XST綜合時(shí)，是否允許復(fù)用一些運(yùn)算處理模塊，如加法器、減法器、加/減法器和乘法器。默認(rèn)為使能。如果綜合工具的選擇是以速度為優(yōu)先原則的，那么就不考慮資源共享。 Multiplier Style：乘法器實(shí)現(xiàn)類型。該參數(shù)僅對(duì)FPGA有效，用于指定宏生成器使用乘法器宏單元的方式。選項(xiàng)有Aut

59、o、Block、LUT和Pipe_LUT。默認(rèn)為Auto。選擇的乘法器實(shí)現(xiàn)類型和所選擇的器件有關(guān)。 Xilinx特殊選項(xiàng) Xilinx特殊選項(xiàng)用于將用戶邏輯適配到Xilinx芯片的特殊結(jié)構(gòu)中，不僅能節(jié)省資源，還能提高設(shè)計(jì)的工作頻率，其配置界面如圖4-29所示，包括10個(gè)配置選項(xiàng)，具體如下所列。圖4-29 Xilinx指定的選項(xiàng)Add I/O Buffers：插入I/O緩沖器。該參數(shù)用于控制對(duì)所綜合的模塊是否自動(dòng)插入I/O緩沖器。默認(rèn)為自動(dòng)插入。 Max Fanout：最大扇出數(shù)。該參數(shù)用于指定信號(hào)和網(wǎng)線的最大扇出數(shù)。這里扇出數(shù)的選擇與設(shè)計(jì)的性能有直接的關(guān)系，需要用戶合理選擇。 Register

60、 Duplication：寄存器復(fù)制。該參數(shù)用于控制是否允許寄存器的復(fù)制。對(duì)于高扇出和時(shí)序不能滿足要求的寄存器進(jìn)行復(fù)制，可以減少緩沖器輸出的數(shù)目以與邏輯級(jí)數(shù)，改變時(shí)序的某些特性，提高設(shè)計(jì)的工作頻率。默認(rèn)為允許寄存器復(fù)制。 Equivalent Register Removal：等效寄存器刪除。該參數(shù)用于指定是否把寄存器傳輸級(jí)功能等效的寄存器刪除，這樣可以減少寄存器資源的使用。如果某個(gè)寄存器是用Xilinx的硬件原語指定的，那么就不會(huì)被刪除。默認(rèn)為使能。 Register Balancing：寄存器配平。該參數(shù)僅對(duì)FPGA有效，用于指定是否允許平衡寄存器?？蛇x項(xiàng)有No、Yes、 Forward和