verilog電子秒表設(shè)計

1、華中科技大學(xué)電子線路設(shè)計、測試與實驗實驗報告實驗名稱：電子秒表院（系）：光學(xué)與電子信息學(xué)院專業(yè)班級：光材1102姓名：蘇鐵城學(xué)號：U201115229時間：地點：南一樓實驗成績：指導(dǎo)教師：楊明2013 年 12 月 3 日實驗?zāi)康模豪脤哟位椒ㄔ趯嶒灠逶O(shè)計實現(xiàn)一個能顯示 00.00 秒（百分之一秒）到59.99 秒，當(dāng)計時達(dá)到并超過 1 分鐘時，給出 LED 常亮信號告警，計數(shù)結(jié)果停留在計數(shù)最大值（即 99.99 秒）上的電子秒表。功能要求：基本功能：6) 設(shè)計一個能顯示 00.00 秒到 59.99 秒的電子秒表。 7) 利用實驗板所提供的 50MHz 信號做為時鐘信號。 8) 計數(shù)結(jié)果在

2、 AN3AN0 中提供的數(shù)碼管中顯示。9) 具有繼續(xù)/暫停按鍵和復(fù)位清零開關(guān)。撥碼開關(guān) SW0 為復(fù)位開關(guān)，當(dāng) SW0為 HIGH 時，系統(tǒng)復(fù)位， 電子秒表顯示時間為 0 秒；當(dāng) SW0 為 LOW 時，系統(tǒng)開始按繼續(xù)/暫停按鍵 BTN0 控制進(jìn)行工作； BTN0 為繼續(xù)/暫停按鍵，當(dāng)繼續(xù)/暫停按鍵 BTN0 按下時，系統(tǒng)暫停計數(shù)，AN1AN0 顯示停留在所暫停時刻；當(dāng)繼續(xù)/暫停按鍵 BTN0 松開時， 系統(tǒng)正常計數(shù)，顯示精度為0.01 秒。10) 當(dāng)計時達(dá)到并超過 1 分鐘時， LD0 閃爍告警，計數(shù)結(jié)果停留在計數(shù)最大值上。 設(shè)計步驟與要求：1) 計算并說明采用 Basys2 實驗板時鐘 5

3、0MHz 實現(xiàn)系統(tǒng)功能的基本原理。2) 在 Xilinx ISE13.1 軟件中，利用層次化方法，設(shè)計實現(xiàn)模一百計數(shù)及顯示的電路系統(tǒng)，設(shè)計模塊間的連接調(diào)用關(guān)系，編寫并輸入所設(shè)計的源程序文件。3) 對源程序進(jìn)行編譯及仿真分析（注意合理設(shè)置，以便能夠在驗證邏輯的基礎(chǔ)上盡快得出仿真結(jié)果） 。4) 輸入管腳約束文件，對設(shè)計項目進(jìn)行編譯與邏輯綜合，生成下載所需.bit類型文件。# PlanAhead Generated physical constraints NET CLK LOC = B8;NET CLR LOC = P11;NET PAUSE LOC = G12;NET WARN LOC = M5

4、;NET display0 LOC = F12;NET display1 LOC = J12;NET display2 LOC = M13;NET display3 LOC = K14;NET out_display0 LOC = L14;NET out_display1 LOC = H12;NET out_display2 LOC = N14;NET out_display3 LOC = N11;NET out_display4 LOC = P12;NET out_display5 LOC = L13;NET out_display6 LOC = M12;NET out_display7 L

5、OC = N13;NET CLR CLOCK_DEDICATED_ROUTE = FALSE;# PlanAhead Generated IO constraints NET CLK IOSTANDARD = LVCMOS33;NET CLR IOSTANDARD = LVCMOS33;NET PAUSE IOSTANDARD = LVCMOS33;NET WARN IOSTANDARD = LVCMOS33;NET display0 IOSTANDARD = LVCMOS33;NET display1 IOSTANDARD = LVCMOS33;NET display2 IOSTANDARD

6、 = LVCMOS33;NET display3 IOSTANDARD = LVCMOS33;NET out_display0 IOSTANDARD = LVCMOS33;NET out_display1 IOSTANDARD = LVCMOS33;NET out_display2 IOSTANDARD = LVCMOS33;NET out_display3 IOSTANDARD = LVCMOS33;NET out_display4 IOSTANDARD = LVCMOS33;NET out_display5 IOSTANDARD = LVCMOS33;NET out_display6 IO

7、STANDARD = LVCMOS33;NET out_display7 IOSTANDARD = LVCMOS33;NET CLK DRIVE = 12;5) 在 Basys2 實驗板上下載所生成的.bit 文件，觀察驗證所設(shè)計的電路功能。附：源程序文件module counter(CLK,CLR,PAUSE,WARN,display,out_display ); input CLK,CLR,PAUSE; output reg3:0 display; output WARN; output7:0 out_display; reg3:0 AN3,AN2,AN1,AN0; reg cn; /cn

8、為百分秒向秒的進(jìn)位 reg29:0 q; reg3:0 type_temp; reg7:0 out_display; reg15:0 cnt; always (posedge CLK or posedge CLR) begin if(CLR) q=30d499999)q=30d0; else q=q+1b1; end assign L=(CLK)&(q=30d499999); assign WARN=(AN3,AN2,AN1,AN0=16b0101_1001_1001_1001)?1:0; /百分秒計數(shù)進(jìn)程，每計滿100，cn產(chǎn)生一進(jìn)位 always (posedge L or posedge

9、 CLR) begin if(CLR) begin/異步復(fù)位AN1,AN0=8h00;cn=1b0;end else if(!PAUSE&AN3,AN2,AN1,AN0!=16b0101_1001_1001_1001)beginif(AN0=9) begin/低位是否為9 AN0=0; if(AN1=9) begin AN1=0; cn=1; end else AN1=AN1+1; endelse begin AN0=AN0+1;cn=0; end end end/秒計數(shù)進(jìn)程，每計滿60，LDO閃爍報警 always (posedge cn or posedge CLR) begin if(C

10、LR)begin AN3,AN2=8h00;end else if(AN2=9)beginAN2=0;if(AN3=5); elseAN3=AN3+1;end else AN2=AN2+1;endalways(posedge CLK or posedge CLR)beginif(CLR)cnt=1b0;else cnt=cnt+1b1;endalways(posedge cnt15 or posedge CLR)beginif(CLR)display=4b1110;else/if(cnt15)begin display3:1=display2:0;display0 =display3;ende

11、ndalways(* )begin case(display)4b1110:type_temp=AN0;4b1101:type_temp=AN1;4b1011:type_temp=AN2;4b0111:type_temp=AN3;default:type_temp=AN0;endcaseend always(* )begincase(type_temp)4d0:out_display = 8b11000000; 4d1:out_display = 8b11111001;4d2:out_display = 8b10100100;4d3:out_display = 8b10110000;4d4:out_display = 8b10011001;4d5:out_display = 8b10010010;4d6:out_display = 8b10000010;4d7:out_display = 8b11111000;4d8:out_display = 8b10000000;4d9:out_display = 8b10010000;default:out_display = 8b11111000;endcaseendendmodule實驗總結(jié)： 在數(shù)電課程中我