Verilog-頻率計(jì)-電子實(shí)驗(yàn)報(bào)告

1、精選優(yōu)質(zhì)文檔-傾情為你奉上精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)專心-專注-專業(yè)精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)電子科技大學(xué)設(shè)計(jì)論文論文題目： 基于Verilog HDL頻率計(jì)設(shè)計(jì)與實(shí)現(xiàn) 指導(dǎo)老師： 學(xué)生姓名： 學(xué) 號： 專 業(yè)： 摘要在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得更為重要。測量頻率的方法有多種,其中電子計(jì)數(shù)器測量頻率具有精度高、使用方便、測量迅速，以及便于實(shí)現(xiàn)測量過程自動化等優(yōu)點(diǎn)，是頻率測量的重要手段之一。電子計(jì)數(shù)器測頻有兩種方式：一是直接測頻法，即在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)；二是間

2、接測頻法，如周期測頻法。直接測頻法適用于高頻信號的頻率測量，間接測頻法適用于低頻信號的頻率測量。本文闡述了用Verilog HDL語言設(shè)計(jì)了一個簡單的數(shù)字頻率計(jì)的過程關(guān)鍵詞： 周期；EDA；Verilog HDL；數(shù)字頻率計(jì)；波形仿真SummaryIn electronics,thefrequency isoneofthemostbasicparameters,andmeasurement programwithalot of electric parameters, the measurement result-shave a very close relationship,andfrequ

3、encymeasurementbecomesmore important.There are several waysofmeasuring frequency,theelectroniccounter to measurefrequencywithhigh precision,easy to use,rapidmeasurement, andeasytoautomatethe measurement process, etc.,isoneoftheimportantmeansoffrequency measurement.Electronic counterfrequency measure

4、mentin two ways:First, the directfrequency measurement methodtomeasurethenumberofpulsesofthemeasuredsignal, that is,ina certaingate time;indirectfrequency measurement method,such asthecyclefrequency measurement method.Directfrequency measurement methodforhigh-frequencysignalfrequency measurement,fre

5、quencymeasurementsindirectlymeasuredthefrequencymethod is suitable forlow-frequency signals.This paper describes thedesignofa simpledigital frequency meterusing Verilog HDL languageKeywords:period;the EDA;the Verilog HDL;digital frequency meter;waveformsimulation目錄 TOC o 1-4 h z u 1引言在電子測量領(lǐng)域中，頻率測量的精

6、確度是最高的，可達(dá)1010E-13數(shù)量級。因此，在生產(chǎn)過程中許多物理量，例如溫度、壓力、流量、液位、PH值、振動、位移、速度、加速度，乃至各種氣體的百分比成分等均用傳感器轉(zhuǎn)換成信號頻率，然后用數(shù)字頻率計(jì)來測量，以提高精確度。 國際上數(shù)字頻率計(jì)的分類很多。按功能分類，測量某種單一功能的計(jì)數(shù)器。如頻率計(jì)數(shù)器，只能專門用來測量高頻和微波頻率；時間計(jì)數(shù)器，是以測量時間為基礎(chǔ)的計(jì)數(shù)器，其測時分辨力和準(zhǔn)確度很高，可達(dá)ns數(shù)量級；特種計(jì)數(shù)器，它具有特種功能，如可逆計(jì)數(shù)器、予置計(jì)數(shù)器、差值計(jì)數(shù)器、倒數(shù)計(jì)數(shù)器等，用于工業(yè)和白控技術(shù)等方面。數(shù)字頻率計(jì)按頻段分類 (1)低速計(jì)數(shù)器：最高計(jì)數(shù)頻率10MHz； (2)中

7、速計(jì)數(shù)器：最高計(jì)數(shù)頻率10100MHz； (3)高速計(jì)數(shù)器：最高計(jì)數(shù)頻率100MHz； (4)微波頻率計(jì)數(shù)器：測頻范圍180GHz或更高。單片機(jī)自問世以來，性能不斷提高和完善，其資源又能滿足很多應(yīng)用場合的需要，加之單片機(jī)具有集成度高、功能強(qiáng)、速度快、體積小、功耗低、使用方便、價格低廉等特點(diǎn)，因此，在工業(yè)控制、智能儀器儀表、數(shù)據(jù)采集和處理、通信系統(tǒng)、高級計(jì)算器、家用電器等領(lǐng)域的應(yīng)用日益廣泛，并且正在逐步取代現(xiàn)有的多片微機(jī)應(yīng)用系統(tǒng)。單片機(jī)的潛力越來越被人們所重視。特別是當(dāng)前用CMOS工藝制成的各種單片機(jī)，由于功耗低，使用的溫度范圍大，抗干擾能力強(qiáng)、能滿足一些特殊要求的應(yīng)用場合，更加擴(kuò)大了單片機(jī)的應(yīng)

8、用范圍，也進(jìn)一步促使單片機(jī)性能的發(fā)展。1.1頻率計(jì)概述頻率計(jì)的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘，對比測量其他信號的頻率。通常情況下計(jì)算每秒內(nèi)待測信號的脈沖個數(shù)，此時我們稱閘門時間為1秒。閘門時間也可以大于或小于一秒。閘門時間越長，得到的頻率值就越準(zhǔn)確，但閘門時間越長則沒測一次頻率的間隔就越長。閘門時間越短，測的頻率值刷新就越快，但測得的頻率精度就受影響。本文數(shù)字頻率計(jì)是用數(shù)字顯示被測信號頻率的儀器，被測信號可以是正弦波，方波或其它周期性變化的信號。如配以適當(dāng)?shù)膫鞲衅鳎梢詫Χ喾N物理量進(jìn)行測試，比如機(jī)械振動的頻率，轉(zhuǎn)速，聲音的頻率以及產(chǎn)品的計(jì)件等等。因此，數(shù)字頻率計(jì)是一種應(yīng)用很廣

9、泛的儀器 電子系統(tǒng)非常廣泛的應(yīng)用領(lǐng)域內(nèi)，到處可見到處理離散信息的數(shù)字電路。數(shù)字電路制造工業(yè)的進(jìn)步，使得系統(tǒng)設(shè)計(jì)人員能在更小的空間內(nèi)實(shí)現(xiàn)更多的功能，從而提高系統(tǒng)可靠性和速度。 集成電路的類型很多，從大的方面可以分為模擬電路和數(shù)字集成電路2大類。數(shù)字集成電路廣泛用于計(jì)算機(jī)、控制與測量系統(tǒng)，以及其它電子設(shè)備中。一般說來，數(shù)字系統(tǒng)中運(yùn)行的電信號，其大小往往并不改變，但在實(shí)踐分布上卻有著嚴(yán)格的要求，這是數(shù)字電路的一個特點(diǎn)。數(shù)字集成電路作為電子技術(shù)最重要的基礎(chǔ)產(chǎn)品之一，已廣泛地深入到各個應(yīng)用領(lǐng)域1.2設(shè)計(jì)目的1.學(xué)會使用Veilog 硬件描述語言；2.學(xué)會利用Xilinx進(jìn)行層次化計(jì)；3.學(xué)會電路模塊化設(shè)

10、計(jì)。1.3設(shè)計(jì)內(nèi)容設(shè)計(jì)一個計(jì)數(shù)式頻率計(jì)，其頻率測量范圍為10Hz10MHz，測量結(jié)果用6只數(shù)碼管顯示。有三個帶鎖按鍵開關(guān)(任何時候都只能有一個被按下)被用來選擇1S、0.1S和0.01S三個閘門時間中的一個。有兩只LED，一只用來顯示閘門的開與閉，另一只當(dāng)計(jì)數(shù)器溢出時做溢出指示。1.4頻率測量的思想和方法眾所周知，頻率信號易于傳輸，抗干擾性強(qiáng)，可以獲得較好的測量精度。因此，頻率檢測是電子測量領(lǐng)域最基本的測量之一。頻率計(jì)的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘，對比測量其他信號的頻率。通常情況下計(jì)算每秒內(nèi)待測信號的脈沖個數(shù)，即閘門時間為1 s。閘門時間可以根據(jù)需要取值，大于或小于1 s

11、都可以。閘門時間越長，得到的頻率值就越準(zhǔn)確，但閘門時間越長，則每測一次頻率的間隔就越長。閘門時間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。一般取1 s作為閘門時間。測量的思想和方法1、頻率測量的基本思想測量被測信號在單位時間內(nèi)的脈沖個數(shù)，其數(shù)字表達(dá)式f = N / t其中： F為被測信號的頻率 N為脈沖的個數(shù)T為被測信號產(chǎn)生N個脈沖所需的時間2、頻率測量方法直接測量法：直接測量被測信號的頻率，通過計(jì)數(shù)法來對被測信號在一定時間內(nèi)的脈沖個數(shù)進(jìn)行計(jì)數(shù)。直接廁靈法的結(jié)構(gòu)框圖如下所示。直接測量法的結(jié)構(gòu)框圖功能及技術(shù)指標(biāo) 頻率測量范圍： 10Hz 10MHz 測量結(jié)果顯示：6位數(shù)碼管顯示 溢

12、出燈指示是否溢出 1s，0.1s，0.01s三個門控選項(xiàng)該數(shù)字頻率計(jì)的操作面板如下所示簡易數(shù)字頻率計(jì)的操作面板其中，門控選擇可選1s，0.1s,0.01s三種，測量結(jié)果顯示采用六個數(shù)碼管來顯示。2 Verilog HDL 簡介 Verilog HDL是一種硬件描述語言(hardware description language),為了制作數(shù)位電路(數(shù)字電路)而用來描述ASICs和FPGAs的設(shè)計(jì)之用。Verilog 的設(shè)計(jì)者想要以 C 程序語言(en:C programming language)為基礎(chǔ)設(shè)計(jì)一種語言,可以使工程師比較熟悉跟容易接受。事實(shí)上,它產(chǎn)生與 C 程序語言類似的不嚴(yán)謹(jǐn)性質(zhì)

13、,并且大概與Pascal很相像。 這種語言跟傳統(tǒng)的程序設(shè)計(jì)語言不同,在于它的程序敘述并非嚴(yán)格地線性(循序)執(zhí)行。Verilog 模式包含不同模組(modules)的階層關(guān)系。模組(modules)是輸出(inputs)和輸入(outputs)所定義出來的一個集合。在每個模組中,有一串的電線(wires)、暫存器(registers)和子模組(submodules)的定義。并且在每個模組里面,語言敘述大部分都被群組成為各種的執(zhí)行區(qū)塊(blocks),用來定義該模組所產(chǎn)生的行為描述。在每個區(qū)塊(blocks)內(nèi),使用 begin 和 end 的關(guān)鍵字來區(qū)隔開來,其中的敘述是循序被執(zhí)行。但是同一個設(shè)

14、計(jì),不同的區(qū)塊間的執(zhí)行是平行的。 這個語言的敘述之子集合是可合成(synthesizable)。如果在一個電路設(shè)計(jì)的模組中僅包含可合成的敘述,那麼這個電路設(shè)計(jì)就可以被適當(dāng)?shù)能浖?轉(zhuǎn)換合成為電腦芯片的電路layout。3 數(shù)字頻率計(jì)系統(tǒng)框圖設(shè)計(jì)如下所示的數(shù)字頻率計(jì)系統(tǒng)電路框圖數(shù)字頻率計(jì)系統(tǒng)電路框圖3.1數(shù)字頻率計(jì)系統(tǒng)部件介紹1. 放大整形 數(shù)字頻率計(jì)允許測量信號的類型有三種：方波、三角波和正弦波，并且信號的測量通道靈敏度為 50mVpp，為此，需要將被測信號放大整形成標(biāo)準(zhǔn)的TTL電平的方波型號，便于CPLD/FPGA對信號脈沖的計(jì)數(shù)。2. SW1、SW2、SW3按鍵SW1、SW2、SW3這三個撥

15、動開關(guān)用來在測量的時候，用戶可選擇不同的門控時間。3. 標(biāo)準(zhǔn)時鐘 標(biāo)準(zhǔn)時鐘為頻率計(jì)測量提供精度相對比較高的時基信號，其時間的穩(wěn)定性與精度將會直接影響到頻率計(jì)測量的準(zhǔn)確性。本實(shí)驗(yàn)采用FPGA板上的48MHZ時鐘4. LED顯示模塊 頻率計(jì)將測量的結(jié)果通過6位數(shù)碼管（LED）來顯示。并通過LED燈來顯示工作狀態(tài)和溢出狀態(tài)。3.2數(shù)字頻率計(jì)系統(tǒng)模塊劃分結(jié)構(gòu)數(shù)字頻率計(jì)中的CPLD/FPGA是頻率計(jì)的核心，主要實(shí)現(xiàn)在一定時間內(nèi)，對被測信號的脈沖個數(shù)進(jìn)行計(jì)算，并且轉(zhuǎn)化為相應(yīng)的頻率值顯示在六個數(shù)碼管上。整體芯片圖如下：將系統(tǒng)分成七個模塊來分別設(shè)計(jì)仿真。分別有以下七個模塊： 頂層模塊frequent：將下面各

16、模塊鏈接起來，形成整體的工作模塊。 分頻模塊clk_div：將標(biāo)準(zhǔn)時鐘分頻，得到計(jì)數(shù)以及動態(tài)顯示所需的時鐘。 基準(zhǔn)頻率選擇模塊sw_sel：將分頻模塊所分得的三個頻率通過三個撥動開關(guān)選擇不同的基準(zhǔn)頻率。 門控模塊gate_control:根據(jù)所選響應(yīng)的基準(zhǔn)頻率，控制計(jì)數(shù)模塊計(jì)數(shù)。 計(jì)數(shù)模塊counter：對包含被測信號頻率信息的脈沖進(jìn)行計(jì)數(shù) 鎖存器模塊latch：對計(jì)數(shù)模塊的計(jì)數(shù)值進(jìn)行鎖存。 顯示模塊display：將BCD碼譯成數(shù)碼管的顯示數(shù)據(jù)，生成位選信號,根據(jù)位選，選擇相應(yīng)的需要顯示的計(jì)數(shù)值，輸出動態(tài)顯示中的數(shù)字。4 數(shù)字頻率計(jì)程序設(shè)計(jì)及實(shí)現(xiàn)4.1分頻模塊div_clk 在系統(tǒng)全局時鐘的

17、驅(qū)動下，經(jīng)過分頻得到系統(tǒng)中所需要的多種頻率成分的時鐘信號。分頻模塊的結(jié)構(gòu)圖如下所示該模塊定義輸入端口如下： clk：系統(tǒng)時鐘信號。該模塊定義輸出端口如下： clk_1kHz：輸出1Hz的時鐘信號；clk_100Hz：輸出100Hz的時鐘信號；clk_10Hz：輸出10Hz的時鐘信號。編譯和波形仿真得到波形如圖4.2基準(zhǔn)頻率選擇模塊sw_sel該模塊實(shí)現(xiàn)檢測外界量程的選擇，并且根據(jù)量程輸出需要選擇的基準(zhǔn)頻率?；鶞?zhǔn)頻率選擇模塊的結(jié)構(gòu)框圖如下所示該模塊定義輸入端口如下：clk10hz，clk100hz， clk_1khz：分頻模塊送出的分頻信號；sw：開關(guān)的輸入狀態(tài)。該模塊定義輸出端口如下： clk

18、_sel：開關(guān)狀態(tài)控制下輸出的基準(zhǔn)信號。編譯和波形仿真得到波形4.3門控模塊gate_ctrl 本模塊通過16進(jìn)制計(jì)數(shù)器用來產(chǎn)生三種控制信號，控制計(jì)數(shù)模塊計(jì)數(shù)、清零和寄存器模塊的鎖存。門控模塊模塊的結(jié)構(gòu)框圖如下所示該模塊定義輸入端口如下：clkin：門控模塊選擇的基準(zhǔn)信號。該模塊定義輸出端口如下：gate_rs：計(jì)數(shù)使能信號；latch：計(jì)數(shù)所得數(shù)據(jù)寄存信號；clr_cnt：計(jì)數(shù)器清零信號。編譯和波形仿真得到波形4.4計(jì)數(shù)模塊counter該模塊主要完成對經(jīng)過放大整形后的被測信號的計(jì)數(shù)，這個計(jì)數(shù)由門控模塊產(chǎn)生的信號來控制。計(jì)數(shù)模塊的結(jié)構(gòu)框圖如下所示該模塊定義輸入端口如下： frequent：外

19、部的輸入信號；clr_cnt：門控模塊產(chǎn)生的清零信號；gate_rs：門控模塊產(chǎn)生的計(jì)數(shù)使能信號。該模塊定義輸出端口如下：Q1,Q2,Q3,Q4,Q5,Q6：計(jì)數(shù)器的0位、1位、2位、3位、4位、5位；over：溢出指示位。編譯和波形仿真得到波形整體：精細(xì)部分：4.5鎖存器模塊latch本模塊在門控制模塊產(chǎn)生的鎖存信號的控制下，對計(jì)數(shù)模塊的計(jì)數(shù)值進(jìn)行鎖存。鎖存器模塊的結(jié)構(gòu)框圖如下所示該模塊定義輸入端口如下： latch_in：寄存信號；Q1,Q2,Q3,Q4,Q5,Q6,QO：計(jì)數(shù)器的不同位的數(shù)據(jù)和溢出標(biāo)志；該模塊定義輸出端口如下：D1,D2,D3,D4,D5,D6,DO：鎖存器的鎖存結(jié)果。編

20、譯和波形仿真得到波形4.6顯示模塊 display本模塊用于對速測頻率的顯示，寄存器模塊的結(jié)構(gòu)框圖如下所示該模塊定義輸入端口如下： clkin：掃描時鐘信號1khz；sw：量程檔位選擇；Q1,Q2,Q3,Q4,Q5,Q6,QO：當(dāng)前鎖存器數(shù)據(jù)。該模塊定義輸出端口如下：dig：位選信號；seg：段選信號；dp：小數(shù)點(diǎn)位。編譯和波形仿真得到波形4.7頂層模塊 topfile在設(shè)計(jì)完各個模塊后，需要將各個模塊有機(jī)地組合成一個整體，最后來實(shí)現(xiàn)系統(tǒng)的功能。在數(shù)字頻率計(jì)中，同時采用了電路原理圖示的設(shè)計(jì)以及Verilog HDL語言來編寫的頂層電路。頂層如下所示。該模塊定義輸入端如下：clk：頻率為48M時

21、鐘；sw：量程檔位選擇；frequent：信號發(fā)生器輸入頻率；該模塊定義輸出端如下：dig：位選信號；seg：段選信號；dp：小數(shù)點(diǎn)位；ena：數(shù)碼管使能；gate：計(jì)數(shù)器使能；over：溢出標(biāo)志。編譯和波形仿真得到波形整體：精細(xì)部分：5 設(shè)計(jì)實(shí)現(xiàn)5.1實(shí)驗(yàn)設(shè)備計(jì)算機(jī) Xilinx ise軟件 modelsim6.0EDA實(shí)驗(yàn)箱5.2管腳分布NET clk LOC = T8;NET dig LOC = F8;NET dig LOC = D8;NET dig LOC = E7;NET dp LOC = C11;NET ena LOC = D7;NET frequent LOC = A14;NET

22、 gate LOC = C10;NET over LOC = A10;NET seg LOC = B14;NET seg LOC = A13;NET seg LOC = C13;NET seg LOC = C12;NET seg LOC = A12;NET seg LOC = B12;NET seg LOC = A11;NET sw LOC = L6;NET sw LOC = N5;NET sw LOC = L7;5.3下載過程Synthesize-Implement Design-Generate Programing File-Configure Device-讀取top.bit文件-右鍵

23、芯片program-下載成功6 系統(tǒng)測試與結(jié)果分析6.1系統(tǒng)測試設(shè)備準(zhǔn)確測量范圍在10HZ10MHZ，超過量程將會有溢出。在數(shù)據(jù)統(tǒng)計(jì)中我們采用三個檔位分層抽樣，每層中采用隨機(jī)抽樣以提高數(shù)據(jù)的準(zhǔn)確性。下頁為所測數(shù)據(jù)：信號源頻率12hz50hz78hz120hz180hz300hz550hz790hz1.24khz1S0.0120.050.780.120.180.30.550.791.24頻率計(jì)顯示（KHZ）0.1S0.0120.050.780.120.180.30.550.791.240.01S0000.120.180.30.550.791.241S000000000相對誤差0.1S000000

24、0000.01S0.0120.050.78000000信號源頻率2.4khz5khz20khz50khz100khz200khz450khz999.999khz1.24mhz1S2.45205099.996199.998449.996999.995khz溢出頻率計(jì)顯示（KHZ）0.1S2.452050100200499.99999.991239.980.01S2.452050100200450khz999.9khz12401S00000.0040.0020.0040.004相對誤差0.1S0000000.0100.020.01S000000000.02信號源頻率2.5mhz10mhz20mhz

25、25mhz30mhz40mhz45mhz50mhz55mhz1S溢出溢出溢出溢出溢出溢出溢出溢出溢出頻率計(jì)顯示（KHZ）0.1S2499.989999.96溢出溢出溢出溢出溢出溢出溢出0.01S25009999.919999.9溢出溢出溢出溢出溢出溢出1S相對誤差0.1S0.020.040.01S0.020.040.1誤差趨勢圖6.2 結(jié)果分析：從誤差表和趨勢圖中可以看出，測量誤差基本保持在百萬分之1 到百萬分之8之間，相對誤差非常小，在對精度要求不大或在具備誤差調(diào)節(jié)機(jī)制條件下可以忽略該誤差。2、產(chǎn)生上述誤差的因素可能是信號源的方波產(chǎn)生，或是由于晶振振蕩不夠穩(wěn)定產(chǎn)生。3、本設(shè)計(jì)中有三種基準(zhǔn)頻率

26、，最小可以測得1Hz，最大可以測得100MHZ，實(shí)際設(shè)計(jì)的測量范圍是1HZ100MHZ，完全滿足設(shè)計(jì)要求的10HZ-10MHZ。7總結(jié) 本程序設(shè)計(jì)主要介紹了數(shù)字頻率計(jì)的Verilog HDL的設(shè)計(jì)與實(shí)現(xiàn)，其可以用Xilinx公司XC3s200A型號的FPGA實(shí)現(xiàn)。通過學(xué)習(xí)與設(shè)計(jì)，掌握了Verilog HDL設(shè)計(jì)與實(shí)現(xiàn)： 分頻模塊div_clk的Verilog HDL設(shè)計(jì)與實(shí)現(xiàn)。 基準(zhǔn)頻率選擇模塊fbase_sel的Verilog HDL設(shè)計(jì)與實(shí)現(xiàn)。 門控模塊gate_ctrl的Verilog HDL設(shè)計(jì)與實(shí)現(xiàn)。 寄存器模塊flip_latch的Verilog HDL設(shè)計(jì)與實(shí)現(xiàn)。 計(jì)數(shù)模塊cou

27、nter的Verilog HDL設(shè)計(jì)與實(shí)現(xiàn)。 寄存器模塊latch的Verilog HDL設(shè)計(jì)與實(shí)現(xiàn)。 顯示模塊 display的Verilog HDL設(shè)計(jì)與實(shí)現(xiàn)。7.1 結(jié)束語通過本次課設(shè)，我不僅學(xué)到了關(guān)于EDA的許多專業(yè)知識，同時也讓我感覺到團(tuán)隊(duì)合作的重要性。其實(shí)如何有效和快速的找到資料也是課設(shè)給我的啟發(fā)，利用好圖書館和網(wǎng)絡(luò)，是資源的到最好的利用。另外，與他人交流思想是取得成功的關(guān)鍵，在交流中，不僅強(qiáng)化了自己原有的知識體系也可以擴(kuò)展自己的思維。通過思考、發(fā)問、自己解惑并動手、改進(jìn)的過程，才能真正的完成課題。經(jīng)過這次課程設(shè)計(jì)的過程，我相信在以后的課程設(shè)計(jì)中我們會吸取經(jīng)驗(yàn)教訓(xùn)，做出更好的設(shè)計(jì)來

28、。7.2謝辭感謝學(xué)校和老師能給我這個自己動手的機(jī)會。在將近一周的時間內(nèi)，我在xxx老師和xx老師的幫助下順利完成了頻率計(jì)設(shè)計(jì)。這不僅是對自己動手實(shí)踐能力的鍛煉與提升，也是對自己認(rèn)真的學(xué)習(xí)態(tài)度的考驗(yàn)。指導(dǎo)老師們嚴(yán)謹(jǐn)?shù)目蒲袘B(tài)度和優(yōu)良的教學(xué)研究精神，都是我們在日后的學(xué)習(xí)、工作中的寶貴的精神財(cái)富。參考文獻(xiàn)VHDL語言及其應(yīng)用 付永慶 高等教育出版社VHDL應(yīng)用開發(fā)技術(shù) 求是科技 人民郵電出版社VHDL數(shù)字電路設(shè)計(jì)教程 電子工業(yè)出版社夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第二版）.北京航空航天大學(xué); 2008,06.Stephen Brown,Zvonko Vranesic，夏宇聞 譯.數(shù)字邏輯基礎(chǔ)與

29、Verilog設(shè)計(jì)（原書第二版）.機(jī)械工業(yè)出版社;2007,10.皇曉輝,劉壅.頻率計(jì)設(shè)計(jì)（ppt）.電子科技大學(xué);2012.3.附錄分頻模塊：module div_clk(clk,clk1khz,clk100hz,clk10hz);input clk;output clk1khz;output clk100hz;output clk10hz;wire clk_1khz;wire clk_100hz;wire clk_10hz;assign clk1khz=clk_1khz;assign clk100hz=clk_100hz;assign clk10hz=clk_10hz;cnt48000 u

30、1 ( .clkin(clk), .clk_1khz(clk_1khz) );cnt u2 ( .clkin(clk), .clk_100hz(clk_100hz) );cnt u3 ( .clkin(clk), .clk_10hz(clk_10hz) );endmoduleU1：module cnt48000(clkin,clk_1khz);input clkin;output clk_1khz;reg 15:0count;assign clk_1khz=count15;always(negedge clkin)if (count=47999)count=0;else count=count

31、+1;endmoduleU2：module cnt(clkin,clk_100hz);input clkin;output clk_100hz;reg 18:0count;assign clk_100hz=count18;always(negedge clkin)if (count=)count=0;else count=count+1;endmoduleU3：module cnt(clkin,clk_10hz);input clkin;output clk_10hz;reg 22:0count;assign clk_10hz=count22;always(negedge clkin)if (

32、count=)count=0;else count=count+1;endmodule基準(zhǔn)頻率選擇模塊module sw_sel(clk1khz,clk100hz,clk10hz,sw,clk_sel);input clk1khz;input clk100hz;input clk10hz;input 2:0 sw;output reg clk_sel;always(sw,clk1khz,clk100hz,clk10hz)case (sw)3b011:clk_sel=clk10hz;3b101:clk_sel=clk100hz;3b110:clk_sel=clk1khz;default:clk_

33、sel=0;endcase endmodule門控模塊：module gate_control(clkin,gate_rs,latch,clr_cnt);input clkin;output reg gate_rs;output reg latch;output reg clr_cnt;reg 3:0count;always(posedge clkin)begincount=count+1;gate_rs=(count10);latch=(count=11);clr_cnt=(count=13);endendmodule計(jì)數(shù)模塊：module counter(clr_cnt,frequent,

34、gate_rs,Q1,Q2,Q3,Q4,Q5,Q6,over);input clr_cnt,frequent,gate_rs;output reg3:0 Q1,Q2,Q3,Q4,Q5,Q6;output reg over;/第一位計(jì)數(shù)always (posedge frequent)if(clr_cnt) Q1=0;else if(gate_rs) if(Q1=9) Q1=0; else Q1=Q1+1;/第二位計(jì)數(shù) always (posedge frequent)if(clr_cnt) Q2=0;else if(gate_rs) if(Q2=9)&(Q1=9) Q2=0; else if(

35、Q1=9) Q2=Q2+1;/第三位計(jì)數(shù)always (posedge frequent)if(clr_cnt) Q3=0;else if(gate_rs) if(Q3=9)&(Q2=9)&(Q1=9) Q3=0; else if (Q2=9)&(Q1=9) Q3=Q3+1;/第四位計(jì)數(shù)always (posedge frequent)if(clr_cnt) Q4=0;else if(gate_rs) if(Q4=9)&(Q3=9)&(Q2=9)&(Q1=9) Q4=0; else if (Q3=9)&(Q2=9)&(Q1=9) Q4=Q4+1;/第五位計(jì)數(shù)always (posedge fr

36、equent)if(clr_cnt) Q5=0;else if(gate_rs) if(Q5=9)&(Q4=9)&(Q3=9)&(Q2=9)&(Q1=9) Q5=0; else if (Q4=9)&(Q3=9)&(Q2=9)&(Q1=9) Q5=Q5+1;/第六位計(jì)數(shù)always (posedge frequent)if(clr_cnt) Q6=0;else if(gate_rs) if(Q6=9)&(Q5=9)&(Q4=9)&(Q3=9)&(Q2=9)&(Q1=9) Q6=0; else if (Q5=9)&(Q4=9)&(Q3=9)&(Q2=9)&(Q1=9) Q6=Q6+1;/溢出標(biāo)志always (negedge frequent)if(clr_cnt)over=1b1; else if(gate_rs)&(Q6=9)&(Q5=9)&(Q4=9)&(Q3=9)&(Q2=9)&(Q1=9)over=1b0;endmodule鎖存器模塊：Module latch(latch_in,Q6,Q5,Q4,Q3,Q2,Q1,QO,D6,D5,D4,D3,D2,D1,DO);input latch_