數(shù)字集成電路英文課件：Chapter 7 Transfer Gate and Dynamic Logic Design

1、Chapter 7: Transfer Gate and Dynamic Logic DesignOutline緒論基本概念CMOS傳輸門邏輯動態(tài)D鎖存器和D觸發(fā)器多米諾邏輯Digital Integrated CircuitsFaculty of Materials and Energy, GDUT27.1 緒論-1靜態(tài)邏輯門包括傳統(tǒng)的CMOS門和偽NMOS門在偽NMOS門中，為獲得較小的VOL，通常PMOS寬長比較?。s為NMOS的1/4），這使得器件上升和下降延時不一致。使偽NMOS上升、下降延時一致，器件的VOL將上升。靜態(tài)邏輯門的所有節(jié)點均有到地或者電源端的電阻通路，輸出節(jié)點值能長期

2、保存（電源打開情況下）。動態(tài)門將節(jié)點值存儲在某個電容上，該節(jié)點與電路其他部分相互隔離；若不周期性刷新，節(jié)點值可能會隨時間變化，其也更易受到噪聲的影響。節(jié)點電壓由存儲在節(jié)點上的電荷保持，且不太穩(wěn)定= 動態(tài)電路。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT37.1 緒論-2動態(tài)邏輯電路：采用傳輸門作為開關(guān)，通過電路傳遞信息。當(dāng)開關(guān)關(guān)閉時，輸出保持在高阻狀態(tài)，該門不再驅(qū)動輸出。此時，先前的值作為電荷保存在輸出電容中。通過額外的時鐘信號作用進行正確的操作。在時鐘周期的一部分，所有邏輯門的輸出均預(yù)充到一個初始值。在周期的

3、另一部分，邏輯門計算正確的輸出值。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT47.2 基本概念-1 傳輸門-1傳輸門（transfer gate, pass gate）：當(dāng)門處于導(dǎo)通狀態(tài)時，將一個輸入信號保持不變地傳遞到輸出節(jié)點；當(dāng)門關(guān)閉時，輸出進入高阻態(tài)并保持先前的值。傳輸門中源、漏節(jié)點分別作為輸入和輸出；柵節(jié)點作為輸入控制。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT57.2 基本概念-2 傳輸門-2NMOS：源、漏對稱，

4、故源、漏僅能在節(jié)點電壓分配好之后才能確定。(a) 柵為VDD時能成功傳遞0電壓，此時輸出節(jié)點為漏端，且節(jié)點能持續(xù)放電至電壓下降為VDS=0。(c) 輸入節(jié)點為VDD，故輸入為漏端，電流從輸入給輸出充電至VDD-VTN。(e) 柵接地，控制端關(guān)閉后，傳輸門進入高阻態(tài)。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT67.2 基本概念-3 傳輸門-3PMOS：源、漏對稱，故源、漏僅能在節(jié)點電壓分配好之后才能確定。(b) 柵為0時能成功傳遞VDD ，此時輸出節(jié)點為漏端，且節(jié)點能持續(xù)充電至電壓上升為VDS= VDD 。(d

5、) 輸入節(jié)點為0，故輸入為漏端，電流從輸出到輸入放電至-VTP。(e) 柵接VDD ，控制端關(guān)閉后，傳輸門進入高阻態(tài)。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT77.2 基本概念-4 傳輸門-4在傳遞高電位過程中：(a)電路具有VDD-VTN的輸出；(b)電路亦具有VDD-VTN的輸出；(c)電路中為保證充電過程中晶體管處于開啟狀態(tài)，電路具有VDD-3VTN的輸出。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT87.2 基本概念

6、-5 傳輸門-5在傳遞低電位過程中：(a)電路具有-VTP的輸出；(b)電路亦具有-VTP的輸出；(c)電路中為保證放電過程中晶體管處于開啟狀態(tài)，電路具有-3VTP的輸出。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT97.2 基本概念-6 電容饋通-1傳輸門控制節(jié)點的任務(wù)是將器件設(shè)置為開啟或者關(guān)閉狀態(tài)，通常使用時鐘信號驅(qū)動；理想狀態(tài)下，輸入除使能或禁止傳輸門外，不應(yīng)對輸出有任何直接影響；但由于柵和輸出節(jié)點之間存在電容CF，故時鐘信號可能饋通到輸出。當(dāng)時鐘信號從VDD轉(zhuǎn)為0時，器件關(guān)閉，輸出為高阻態(tài)。此時CF和C

7、gnd將與電路其他部分相隔離；隨著柵電壓的減小，這兩個電容的電荷將重新分配以維持平衡。電荷重新分配所形成的電流稱為位移電流；而輸出節(jié)點的電壓值將減少一個由兩個電容相對值所決定的量。輸出波形將形成一個與時鐘相像的復(fù)制波形，該效應(yīng)即稱為時鐘饋通。若輸入端與其他電路隔離開，亦可觀察到相似現(xiàn)象。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT107.2 基本概念-7 電容饋通-2對于串聯(lián)的兩個電容，正饋通或者負饋通均將導(dǎo)致當(dāng)外部節(jié)點電壓上升或下降時內(nèi)部節(jié)點的噪聲注入。外部節(jié)點1的變化使高阻的內(nèi)部節(jié)點2產(chǎn)生同樣的波形變化。以

8、上電容的電荷在平衡時必須相同：因此：若節(jié)點1突然變化，則節(jié)點2有一個相應(yīng)且較小的變化：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT117.2 基本概念-8 電容饋通-3當(dāng)V1正向變化時，節(jié)點2亦將發(fā)生變化：由于節(jié)點2的變化是正向的，此時稱為自舉（bootstrapping）。當(dāng)V1負向變化時，節(jié)點2亦將發(fā)生負向階躍。若CF比Cgnd大很多，則V2接近V1；若CF比Cgnd小很多，則V2接近0。注意： CF的值由Cgs決定；而Cgnd取決于CBS和下一個門的負載電容。Digital Integrated Circ

9、uitsFaculty of Materials and Energy, GDUT127.2 基本概念-9 電容饋通-4例7.1 若輸入為1.2V，當(dāng)時鐘為1.2V時輸出的初始值為多少？時鐘降低后輸出的最終值為多少？時鐘從高向低變化時，饋通效應(yīng)將減少輸出值：其中考慮交疊電容，CF=COL=0.25*0.2=0.05fF；Cgnd由結(jié)電容決定，為0.2fF；因此Vout最終為0.73-0.24=0.5V；在僅考慮交疊電容下，饋通效應(yīng)顯著若考慮扇出電容，可減小饋通效應(yīng)。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT1

10、37.2 基本概念-10 電荷共享-1若兩個有著不同電壓且相互隔離的節(jié)點由于傳輸門的開啟突然連接在一起，其將發(fā)生電荷共享。電荷將重新分配直到兩個節(jié)點的電壓值相同，這將減少一個節(jié)點的電壓而增加另一個節(jié)點的電壓。最初，封閉系統(tǒng)內(nèi)的總電荷為：平衡后，系統(tǒng)中總電荷不變，電壓變化：故此，平衡后電壓為：若V2下降到小于另一個門的轉(zhuǎn)換閾值，則可能產(chǎn)生不正確的輸出。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT147.2 基本概念-11 電荷丟失的途徑當(dāng)傳輸門關(guān)閉時，輸出節(jié)點進入高阻態(tài)，并依據(jù)存儲在電容中的電荷保持節(jié)點的電壓值。

11、由于電荷會隨時間變化，故此需要周期性的刷新。電荷流失途徑包括：漏端耗盡區(qū)的反偏泄漏電流，取決于結(jié)的面積；亞閾泄漏電流；臨近連線的噪聲注入；離子入射= 導(dǎo)致軟錯誤發(fā)生。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT157.3 CMOS傳輸門邏輯-1將一個NMOS器件和一個PMOS器件并聯(lián)起來構(gòu)造一個CMOS傳輸門，需要一個額外的反相器，共4個晶體管；基于NMOS，輸入為0時，器件輸出可由VDD降至0；基于PMOS，輸入為VDD時，器件輸出可由0升至VDD ；Digital Integrated CircuitsFa

12、culty of Materials and Energy, GDUT167.3 CMOS傳輸門邏輯-2 使用CMOS傳輸門的多路器-1CMOS傳輸門邏輯可用于減少特定邏輯功能所需晶體管的數(shù)目，常用于實現(xiàn)多路器?？刂菩盘朣決定傳輸門的開啟和關(guān)閉；通過控制信號值可對輸入信號進行選擇。S為1時，上方傳輸門開啟，信號A可以傳送至輸出端；S為0時，下方傳輸門開啟，信號B可以傳送至輸出端。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT177.3 CMOS傳輸門邏輯-3 使用CMOS傳輸門的多路器-2基于多路器實現(xiàn)的異或門和

13、同或門；重點在于指定控制和輸入信號；傳輸門實現(xiàn)需8個晶體管，而靜態(tài)CMOS門電路需12個晶體管。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT187.3 CMOS傳輸門邏輯-10 使用CMOS傳輸門的多路器-3四選一多路器結(jié)構(gòu)可采用兩級策略和單級策略；兩級CMOS傳輸門中僅需要兩個控制信號S0和S1及其互補信號；單級CMOS傳輸門需要四個控制信號及其互補信號，需求更多反相器并需注意信號布線問題。Digital Integrated CircuitsFaculty of Materials and Energy,

14、GDUT197.3 CMOS傳輸門邏輯-11 使用CMOS傳輸門的多路器-4為使得多路器正確工作，必須保證多路器數(shù)據(jù)輸入有效，且控制信號一次只能開啟一條路徑。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT207.3 CMOS傳輸門邏輯-12 使用CMOS傳輸門的多路器-5采用并聯(lián)和串聯(lián)傳輸門可實現(xiàn)或、與的功能；采用傳輸門構(gòu)建一般邏輯功能：選擇輸入信號并為所有可能組合構(gòu)建真值表；將真值表中每一行對應(yīng)電路中的一個信號路徑，從而將真值表轉(zhuǎn)為多路器形式；從數(shù)據(jù)輸入到輸出對所有電路進行布線；合并路徑或去除不需要的晶體管對設(shè)

15、計進行優(yōu)化。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT217.3 CMOS傳輸門邏輯-13 使用CMOS傳輸門的多路器-6采用傳輸門實現(xiàn) 的功能連接VDD的傳輸門只傳輸高電壓，故只要要PMOS。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT227.3 CMOS傳輸門邏輯-14 使用CMOS傳輸門的多路器-7傳輸門與組合邏輯電路一起構(gòu)建特定功能；左圖為異或門，僅使用六個晶體管，相比傳輸門構(gòu)建減少2個晶體管；右圖中兩輸入與非門的輸入

16、分別為 和Digital Integrated CircuitsFaculty of Materials and Energy, GDUT237.3 CMOS傳輸門邏輯-15 CMOS傳輸門延時-1CMOS傳輸門的時序模型包括一個導(dǎo)通電阻RTG和兩個電容C1、C2；導(dǎo)通電阻RTG由NMOS和PMOS器件的導(dǎo)通電阻并聯(lián)形成Digital Integrated CircuitsFaculty of Materials and Energy, GDUT247.3 CMOS傳輸門邏輯-16 CMOS傳輸門延時-2輸入為0時，起始NMOS處于飽和區(qū)；當(dāng)輸出為0時，NMOS處于線性區(qū)。NMOS處于飽和區(qū)與

17、線性區(qū)的電阻分別為：PMOS始終處于飽和區(qū)，當(dāng)輸出為VTP的絕對值時，PMOS截止，導(dǎo)通電阻無限大；PMOS中，隨著輸出電壓減小，Vgs減小，飽和電流減小，電阻增加；NMOS中，隨著輸出電壓減小，飽和電流不變，電阻近線性減?。蛔罱K，兩個電阻的并聯(lián)等效電阻相對穩(wěn)定，可采用一個傳輸期間的平均值來模擬。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT257.3 CMOS傳輸門邏輯-17 CMOS傳輸門延時-3輸入為VDD時，起始PMOS處于飽和區(qū)；當(dāng)輸出為VDD時，PMOS處于線性區(qū)。PMOS處于飽和區(qū)與線性區(qū)的電阻分別

18、為：NMOS始終處于飽和區(qū)，當(dāng)輸出為VDD -VTN時，NMOS截止，導(dǎo)通電阻無限大；NMOS中，隨著輸出電壓增加，Vgs減小，飽和電流減小，電阻增加；PMOS中，隨著輸出電壓增加，飽和電流不變，電阻近線性減小；最終，兩個電阻的并聯(lián)等效電阻相對穩(wěn)定，可采用一個傳輸期間的平均值來模擬。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT26VDD7.3 CMOS傳輸門邏輯-18 CMOS傳輸門延時-4傳輸門傳送0V時，NMOS導(dǎo)通，阻值為Reqn；PMOS最初導(dǎo)通，隨后關(guān)閉，阻值約為2Reqp，故并聯(lián)后為：傳輸門傳送VD

19、D時，PMOS導(dǎo)通，阻值為2.4Reqn；NMOS最初導(dǎo)通，隨后關(guān)閉，阻值約為2Reqn，故并聯(lián)后為：最終，傳輸門的導(dǎo)通電阻為：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT277.3 CMOS傳輸門邏輯-19 CMOS傳輸門延時-5傳輸門的電容：關(guān)斷狀態(tài)和開啟狀態(tài)關(guān)斷時，器件的Cgs和Cgd均為0，輸入和輸出電容由結(jié)電容組成，故此，輸入和輸出電容為：開啟時，假定器件工作在線性區(qū)，Cgs=Cgd=0.5WCg，故此，輸入和輸出電容為：Digital Integrated CircuitsFaculty of Ma

20、terials and Energy, GDUT287.3 CMOS傳輸門邏輯-20 CMOS傳輸門延時-6由于傳輸門無驅(qū)動能力，故假定輸入由反相器驅(qū)動，輸出負載為第二個反相器。故此形成一個RC階梯電路。基于Elmore延時方程：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT297.3 CMOS傳輸門邏輯-21 CMOS傳輸門延時-7多路器的延時：C1包含反相器的輸出電容3CeffW、傳輸門的輸入電容CgW+2CeffW；C2包含傳輸門（開啟）的輸出電容CgW+2CeffW、傳輸門（關(guān)閉）的輸出電容2CeffW、

21、傳輸門的輸入電容CgW+2CeffW；C3包含傳輸門（開啟）的輸出電容CgW+2CeffW、傳輸門（關(guān)閉）的輸出電容2CeffW、反相器的輸入電容3fCgW；Digital Integrated CircuitsFaculty of Materials and Energy, GDUT307.3 CMOS傳輸門邏輯-22 CMOS傳輸門延時-8多路器的延時：C4包含反相器的輸出電容3CeffW、傳輸門的輸入電容CgW+2CeffW；C5包含傳輸門（開啟）的輸出電容CgW+2CeffW、3個傳輸門（關(guān)閉）的輸出電容2CeffW*3、反相器的輸入電容3fCgW；該電路延時較小，但需要更多的布線資源

22、。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT317.3 CMOS傳輸門邏輯-23 CMOS傳輸門的邏輯強度-1輸入A：反相器和傳輸門的導(dǎo)通電阻均為2R，故此其LE為2；輸入sel的輸入電容為CgW，但總路徑電阻為2R，故此LE為2/3。若傳輸門面積擴大3倍，則：輸入A：傳輸門的導(dǎo)通電阻為R/3，故LE為4/3；輸入sel的輸入電容為3CgW，但總路徑電阻為R/3 ，故此LE為4/3。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT

23、327.3 CMOS傳輸門邏輯-24 CMOS傳輸門的邏輯強度-2驅(qū)動傳輸門的與非門的邏輯強度：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT337.4 動態(tài)D鎖存器和D觸發(fā)器-1使用傳輸門構(gòu)建動態(tài)D鎖存器和觸發(fā)器可減小使用晶體管的數(shù)目。NMOS傳輸門具有D鎖存器的功能；CLK為1時，D值可傳遞到Q。輸出電壓僅能上升至VDD -VTH；時鐘變低時存在時鐘饋通；沒有Q非輸出；時鐘為低時輸出處于高阻態(tài)，亦受到各種電荷丟失機制的影響?？墒褂胋電路改進輸出電壓，使其輸出為VDD；可采用c電路增加Q非輸出。Digital

24、Integrated CircuitsFaculty of Materials and Energy, GDUT347.4 動態(tài)D鎖存器和D觸發(fā)器-2增加一個反饋電路，以便在鎖存器關(guān)閉時靜態(tài)保存其值。增加一個反相器產(chǎn)生Qout，當(dāng)CLK為0時，下方傳輸門導(dǎo)通，其將連回最初的Q；而Q亦將連接至第一個反相器的輸入，利用反相器的再生特性保持電荷。CLK升高前，TG2的NMOS依然開啟，這樣節(jié)點Q處可能會引入短時間的競爭；需確保正向路徑比反饋路徑更強，即調(diào)整各個門的尺寸來解決。Digital Integrated CircuitsFaculty of Materials and Energy, GDU

25、T357.4 動態(tài)D鎖存器和D觸發(fā)器-3為避免內(nèi)部節(jié)點競爭，引入新的D鎖存器結(jié)構(gòu)。CLK為1時，D值將經(jīng)過傳輸門和兩個反相器的延時后到達輸出；若輸入數(shù)據(jù)為1，Q非為0，則M1導(dǎo)通，M4截止；CLK降低時，M2導(dǎo)通，M3截止；內(nèi)部節(jié)點X將通過M1和M2被拉高。若輸入數(shù)據(jù)為0， Q非為1，則M4導(dǎo)通，M1截止； CLK降低時，M3導(dǎo)通，M2截止；內(nèi)部節(jié)點X將通過M3和M4被拉低。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT367.5 多米諾邏輯-1靜態(tài)邏輯門的缺點：CMOS靜態(tài)邏輯門電路中PMOS器件尺寸較大（串聯(lián)

26、），高輸入情況下耗費面積較多；偽PMOS節(jié)省面積，但耗費靜態(tài)功耗，且延時不一致。= 動態(tài)邏輯電路動態(tài)邏輯電路的難點：電荷共享、電容饋通、電荷泄漏、單粒子誘發(fā)軟錯誤Digital Integrated CircuitsFaculty of Materials and Energy, GDUT377.5 多米諾邏輯-2目的：在輸出變?yōu)榈碗娖綍r關(guān)閉PMOS。precharge控制PMOS器件開啟或關(guān)閉；為防止PMOS給輸出電容充電時存在到地的電阻通路，增加一個NMOS及求值信號；只有在PMOS關(guān)閉后，才采用evaluate將NMOS開啟；最終precharge和evaluate合并為信號CLK。Di

27、gital Integrated CircuitsFaculty of Materials and Energy, GDUT387.5 多米諾邏輯-3預(yù)充信號CLK降為低，輸出被預(yù)充到高電平；CLK升高后，進入求值階段，PMOS將被關(guān)閉，求值管將開啟；若A與B為高電平，輸出將對地放電；若A與B有一個為低電平，輸出保持高電平，且該值將保存在輸出節(jié)點的電容上；由于電荷存儲在輸出節(jié)點上，故為動態(tài)門。大多數(shù)邏輯功能均能用右圖結(jié)構(gòu)實現(xiàn)；MP和MN分別為預(yù)充晶體管和求值晶體管；所有的動態(tài)門均需要一個時鐘信號進行正確操作；故時鐘需要連接到全部的動態(tài)門，對版圖具有負擔(dān)。Digital Integrated C

28、ircuitsFaculty of Materials and Energy, GDUT397.5 多米諾邏輯-43輸入或非門，與反相器具有相同延時（PMOS寬長比為4，NMOS寬長比為2）CLK為低時，預(yù)充晶體管將輸出上拉到高電平；CLK上升時，求值晶體管開啟，預(yù)充晶體管關(guān)閉；若一個輸入為高電平，輸出將對地放電；若輸入均為低電平，輸出保持高電平；Note：由于CLK先到達，故A、B、C管可取寬長比2。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT407.5 多米諾邏輯-5若一個動態(tài)門直接連接下一個動態(tài)門，當(dāng)輸出

29、節(jié)點被預(yù)充到高電平時，后續(xù)門的所有輸入均為高；若后級門底管導(dǎo)通，則將對地放電；故不可直接連接。在所有門之間增加一個靜態(tài)反相器；電路每級包含一個動態(tài)門與一個反相器，每級的輸出在預(yù)充階段均將為低電平，這樣可保持預(yù)充電荷不被放電。該結(jié)構(gòu)稱為多米諾邏輯，動態(tài)邏輯電路亦稱為多米諾邏輯電路。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT417.5 多米諾邏輯-6時鐘為低時，所有電路（Y1、Y2、Y3）均被預(yù)充到高電位；若時鐘為高時，若各個輸入端使得所有電路均有到地的電阻通路，則Y1、Y2、Y3將順序的降為0，類似多米諾骨牌。

30、時鐘必須保持長時間使得邏輯電平通過整個電路鏈，故時鐘為高時的占空比較大。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT427.5 多米諾邏輯-7加法器功能，實現(xiàn)功能采用多米諾門產(chǎn)生a和b的異或、同或邏輯，再將其施加到后續(xù)的異或門上。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT437.5 多米諾邏輯-8 多米諾門的邏輯強度-1Digital Integrated CircuitsFaculty of Materials and Energy, GDUT44注意：多米諾邏輯中輸入僅連接一個NMOS，故：由于多米諾邏輯中外部反相器LE=1，故電路的邏輯強度平均值約為0.8，其在驅(qū)動能力和輸出電容負載方面更好。7.5 多米諾邏輯-9 多米諾邏輯的局限性-1多米諾邏輯的局限性由電容上電荷的丟失所引起，包括電荷共享、電容耦合引起的噪聲注入、電荷泄漏或重離子入射等；電荷丟失后，電路將停止執(zhí)行正確的功能。電路預(yù)充后，